数字钟实验报告 10.pdf

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vector(3downto0));ponent;ComponentmadaptPort(en,m1,clk,secin:instd_logic;minset:outstd_logic);ponent;ComponenthadaptPort(en,h1,clk,minin:instd_logic;hourset:outstd_logic);ponent;signala,b,c,d:std_logic;beginu1:second1portmap(clr=>clr,secs=>secs,secg=>secg,clks=>clk,cout1=>a);u2:min1portmap(clr=>clr,alarm=>alarm,mins=>mins,ming=>ming,clkm=>b,enmin=>c);u3:hour1portmap(clr=>clr,hours=>hours,hourg=>hourg,clkh=>d);u4:madaptportmap(en=>en,m1=>m1,clk=>clk,secin=>a,minset=>b);u5:hadaptportmap(en=>en,h1=>h1,clk=>clk,minin=>c,hourset=>d);end;只要把通常用的模块0改11改0就可用了。如下entitym7448is:..port(result:inbit_vector(3downto0);seg:outbit_vector(6downto0));endm7448;architecturexxofm7448isbeginprocess(result)begincaseresultisendcase;endprocess;endxx;41选择器entitymux4visport(a,b,c,d:inbit_vector(3downto0);sel:inbit_vector(1downto0);result:outbit_vector(3downto0));endmux4v;architectureaaofmux4visbeginwithselselectdwhenothers;endaa;分频器由Quartus自己的程序库提出:..CASE24entitycase24isport(sel:inbit_vector(1downto0);y:outbit_vector(3downto0));endcase24;architecturexxofcase24isbeginprocess(sel)begincaseselisendcase;endprocess;endxx;上面就是我的完整程序。三、仿真结果VHDL语言设计的六十进制电路,模块及其波形VHDL语言设计的二十四进制电路,模块及其波形:..总电路图五、运行情况按键说明:S6:切换显示S3小时设置S1分钟设置S5清零按钮S2屏蔽设置分、时设置(按住为屏蔽)时分显示:..Key72切换显示显示效果良好,没有出现错误六、结论分析1时钟显示正常;2设置时、分功能正常、3清零键正常因为时间和个人能力,没能做出闪烁。用了失能和双频率赋值的方法做了4个程序,都不能正常使用,故放弃了闪烁。闹钟程序虽然比较简单但是因为时间问题,也夭折了。七、收获感想:..**参考资料《VHDL使用教程》潘松王国栋编著《EDA技术与VHDL程序开发基础教程》清华大学出版社