数电qutaras 典型电路的设计案例.ppt

数电qutaras_典型电路的设计案例典型电路设计案例
1、计数器设计
LIBRARY ieee;
USE ;
USE ;
ENTITY count IS
Generic(n : integer := 3);
PORT( clk: in STD_LOGIC;
q: out STD_LOGIC_vector(n-1 downto 0));
END count;
ARCHITECTURE a OF count IS
signal tmp: STD_LOGIC_vector(n-1 downto 0);
BEGIN process(clk) begin
if clk'event and clk='1' then tmp<=tmp+1; end if;
end process;
q<=tmp;
END a;
a n位二进制加法计数器
24进
制计
数器
EN
QA
QB
CLK
LIBRARY ieee;
USE ;
USE ;
ENTITY count24 IS
PORT( en,Reset,clk: in STD_LOGIC;
qa: out STD_LOGIC_VECTOR(3 DOWNTO 0);
--个位数计数
qb: out STD_LOGIC_VECTOR(1 DOWNTO 0));
--十位数计数
END count24;
ARCHITECTURE a1 OF count24 IS
BEGIN
process(clk)
variable tma: STD_LOGIC_VECTOR(3 DOWNTO 0);
variable tmb: STD_LOGIC_VECTOR(1 DOWNTO 0);
Reset
begin
If Reset = ‘0‘ then tma:="0000"; tmb:="00"; else
if clk'event and clk='1' then
if en='1' then
if tma="1001" then tma:="0000";tmb:=tmb+1;
--如果个位数为9,个位数清零,十位数加一
elsif tmb="10" and tma="0011" then
tma:="0000";tmb:="00";
--如果十位数为2,个位数为3,个位数十位数均清零
else tma:=tma+1; --以上条件均不满足,则个位数加一
end if;
end if;
end if;end if;
qa<=tma;qb<=tmb; 将结果输出
end process;
END a1;
LIBRARY ieee;
USE ;
USE ;
ENTITY count60 IS
PORT( en,Reset,clk: in STD_LOGIC;
qa: out STD_LOGIC_VECTOR(3 DOWNTO 0);
--个位数计数
qb: out STD_LOGIC_VECTOR(2 DOWNTO 0);
--十位数计数
rco: OUT STD_LOGIC); --计数进位
END count60;
ARCHITECTURE a OF count60 IS
BEGIN
process(clk)
variable tma: STD_LOGIC_VECTOR(3 DOWNTO 0);
variable tmb: STD_LOGIC_VECTOR(2 DOWNTO 0);
60进
制计
数器
EN
QA
QB
CLK
RCO
Reset
begin
If Reset =‘0’ then tma:="0000"; tmb:="0000"; else
if clk'event and clk='1' then
if en='1' then
rco<=tmb(2)and tmb(0)and tma(3)and tma(0);
--计算是否有进位,即是否计数超过59,超过则有进位,否则无进位
if tma="1001" then tma:="0000";
--如果个位数为9,则个位数清零
if tmb="101" then tmb:="000";
else tmb:=tmb+1; end if;
--如果十位数为5,则十位数清零,否则十位数加一
else tma:=tma+1; --如果个位数不为9,则个位数加一
end if;
e