《EDA》电子设计自动化期末试卷.doc

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学校试卷(20 -20 学年度第学期)
院系专业课程名称《电子设计自动化》
(考试日期:2007年月日)
班级学号姓名成绩
题号
一
二
三
四
合分人
分值
得分
得分
一、选择题(每题只有一个答案,每小题3分,共18分)
1、下列可作为VHDL程序中的实体名是( )。
A、latch B、counter4b C、加法器 D、74LSXX
2、在MAX+plusⅡ中,VHDL文本文件的后缀应为( )。
A、.vhd B、.v C、.tdf D、.gdf
3、信号赋值的符号是( )。
A、= B、:= C、<= D、=>
4、在PROCESS中,可被列入进程敏感表的是( )。
A、信号 B、变量 C、信号和变量均可 D、以上都不对
5、SIGNAL a,b,c,y:INTEGER ;
……
PROCESS (a , b , c )
BEGIN
y <= a + b ;
y <= b ;
y <= c ;
END PROCESS ;
当进程启动后,y的值应为
A、a + b B、b C、c D、a + b或b或c
6、PROCESS (A,B,C,D)
BEGIN
D<=A;
X<=B+D;
D<=C;
Y<=B+D;
X,Y的最后结果分别为( )。
A、B+D,B+D B、B+A,B+D C、B+A,B+C D、B+C,B+C
得分
二、简答题(共12分)
7、简述什么是综合过程。(6分)
8、简述一般ASIC设计的流程(6分)
得分
三、改错题(下面的VHDL代码中有一处或多处错误,请在原题中改正,本题10分)
9、LIBRARY IEEE ;
USE ;
ENTITY DFF3_1 IS
PORT ( CLK,D1 : IN STD_LOGIC ;
Q1 : OUT STD_LOGIC);
END ;
ARCHITECTURE bhv OF DFF IS
SIGNAL A,B : IN STD_LOGIC ;
BEGIN
PROCESS (CLK)
BEGIN
IF CLK'EVENT AND CLK = 1
THEN
A := D1; B := A; Q1 :=B;
END PROCESS ;
END ;
得分
(共60分)
11、下面的赋值语句执行之后向量a 、b将得到什么值?(6分)
architecture rtl of ex is
signal a, b: std_logic_vector (4 downto 0);
signal c: std_logic_vector (0 to 1);
begin
a <= (1=>'0', 3=>'1', others=>b(2));
b <= (1=>'1', 3=>'0', others=>c(1));
c <= "10";
end;
12、ponent_A)和一个结构体(rtl):(10分)
d_out <= (a_in and b_in) and c_in;
类型指定为st