四位全加器的VHDLVerilogHDL实现.doc

四位全加器的VHDL/VerilogHDL实现
加法器的分类
(一)半加器
能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。或:只考虑两个一位二进制数的相加,而不考虑来自低位进位数的运算电路,称为半加器。图1为半加器的方框图。图2为半加器原理图。其中:A、B分别为被加数与加数,作为电路的输入端;S为两数相加产生的本位和,它和两数相加产生的向高位的进位C一起作为电路的输出。
根据二进制数相加的原则,得到半加器的真值表如表1所列。
信号输入
信号输出
A
B
S
C
0
0
0
0
0
1
1
0
1
0
1
0
1
1
0
1
表1 半加器的真值表
由真值表可分别写出和数S,进位数C的逻辑函数表达式为:
(1)
C=AB (2)
由此可见,式(1)是一个异或逻辑关系,可用一个异或门来实现;式(2)可用一个与门实现。仿真结果如图3所示:
图3 半加器仿真图
(二)全加器
除本位两个数相加外,还要加上从低位来的进位数,称为全加器。图4为全加器的方框图。图5全加器原理图。被加数Ai、加数Bi从低位向本位进位Ci-1作为电路的输入,全加和Si与向高位的进位Ci作为电路的输出。能实现全加运算功能的电路称为全加电路。全加器的逻辑功能真值表如表2中所列。
信号输入端
信号输出端
Ai
Bi
Ci
Si
Ci
0
0
0
0
0
0
0
1
1
0
0
1
0
1
0
0
1
1
0
1
1
0
0
1
0
1
0
1
0
1
1
1
0
0
1
1
1
1
1
1
表2 全加器逻辑功能真值表
多位全加器连接可以是逐位进位,也可以是超前进位。逐位进位也称串行进位,其逻辑电路简单,但速度也较低。
加法器的VHDL实现
(一) 半加器
VHDL语言描述语句为:
so<=a xor b;
co<=a and b
程序设计:
library ieee;
use ;
entity h_adder is
port (a,b:in std_logic;
so,co:out std_logic);
――定义输入、输出端口
end h_adder;
architecture bh of h_adder is
begin
so<=a xor b; ――“异或”运算
co<=a and b; ――“与”运算
end bh;
(二) 全加器
1位全加器可由两个半加器组成,在半加器的基础上,采用元件调用和例化语句,将件连接起来,而实现全加器的VHDL编程和整体功能。全加器包含了两个半加器和一个或门。在此基础上可设计出四位全加器。
六、四位全加器
四位全加器VHDL程序代码如下:
library ieee;
use ;
use ;
entity add4 is
port(cin: