通信工程毕业设计循环冗余校验编码器设计及FPGA实现.doc

武汉工程大学邮电与信息工程学院毕业设计(论文) 循环冗余校验编码器设计及 FPGA 实现 Design of Cyclic Redundancy Check Encoder and Realizing of FPGA 学生姓名学号专业班级通信工程 0702 班指导教师武汉工程大学邮电与信息工程学院毕业设计(论文) 2011 年5月武汉工程大学邮电与信息工程学院毕业设计(论文) 作者声明本人声明所呈交的论文是我个人在导师指导下进行的研究工作及取得的研究成果,除了文中特别加以标注的地方外,没有任何剽窃、抄袭、造假等违反学术道德、学术规范的行为,也没有侵犯任何其他人或组织的科研成果及专利。与我一同工作的同志对本研究所做的任何贡献均已在论文中作了明确的说明并表示了谢意。如本毕业设计(论文)引起的法律结果完全由本人承担。毕业设计(论文)成果归武汉工程大学邮电与信息工程学院所有。特此声明。作者专业: 作者学号: 作者签名: ____ 年___ 月___ 日武汉工程大学邮电与信息工程学院毕业设计(论文) 摘要数据通信技术是计算机网络技术发展的基础,已经成为现代生活中必不可少的一部分。但通过通信信道传输的数据往往会有差错的产生,且不可避免。因此我们必须要进行数据校验。校验的方法有很多,其中 CRC 校验码是一种重要的循环码,编码和解码方法简单,容易实现,检错能力强,是一种效率极高的数据校验方法。本文意义在于检测数据传输中的错误信息码,其目的是使数据信息码在接收端能够准确的接收,利用 CRC 校验的编码和解码原理和具体实现步骤,用 VHDL 语言编程实现,在对程序进行仿真时, 在发送端发送信息时,将校验码 R(X) 加到信息码 C(X) 之后一同发出。并将这时发出的信息称为 T(X)码, T(X) 正好能被 G(X) 整除。接收方收到信息码为 T’(X) 。如果传输中未发生错误,则接收码 T’(X) 与发送码 T(X) 相同,故能被 G(X) 整除;如果传输中发生错误,则接收码 T’(X) 与发送码 T(X) 不相同,且不能被 G(X) 整除。因此,我们就以 T’(X) 除以 G(X) 的余数是否为 0来判断接收码元中是否有错误。也有可能收到的错误码元除以 G(X) 余数为 0,这种问题是 CRC 所不能解决的,只能通过选择 G(X) 和增加冗余位来降低这种错误的概率。基于 EDA 技术的现场可编程门阵列 FPGA 集成度高,结构灵活,采用 FPGA 较好地实现了仿真,并对数据作了一定的处理,本设计中为 CRC 校验。另外,可以利用 FPGA 的在线可编程特性,对本设计电路进行功能扩展,以满足更高的要求。关键字: CRC 检验;编码原理;解码原理; FPGA ; VHDL 武汉工程大学邮电与信息工程学院毕业设计(论文) Abstract munication technology is the foundation for the development of work technology, has e an indispensable part of modern life. But through munication channel transmission of data often can have the mistake produce, and inevitable. So we have to have some data validation. Calibration method are many, including CRC check code isa kind of important circulation yards, encoding and decoding method is simple and easy to implement, fault ability, detection isa highly efficient data calibration method. This paper significance lies in the error detection data transmission of information yards, the purpose is to data information code can accurately on the receiving end of receiving, use the CRC check encoding and decoding principle and specific implementation steps, with VHDL language programming realization, convenient