11 设计流程工具方法.ppt

11_设计流程工具方法120527第8章 设计方法、流程和工具
集成电路设计系列
本章概要
设计方法
设计流程
验证方法
设计工具
1 IC设计方法 制造能力与设计能力的差距
1
10
100
1,000
10,000
100,000
1,000,000
10,000,000
2003
1981
1983
1985
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1989
1991
1993
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1999
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2005
2007
2009
10
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1,000,000
10,000,000
100,000,000
x
x
x
x
x
x
x
x
10,000
1,000
100
10
1





1
10
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100,000
10,000
100,000
1,000,000
10,000,000
100,000
1,000,000
10,000,000
100,000,000
集成规模（每个数字IC芯片上的晶体管数）（M）
设计能力（每个设计人员每月设计的晶体管数（K）
集成规模每年增长48％
设计能力每年增长21％
设计能力的增加跟不上芯片规模的提升
1K-5K
10K-100K
100K-1M
1M-10M
1991
1993
1995
1997
1999
2001
2003
2005
Equations
Schematics
RTL
Behavioral
VHDL/Verilog
Intellectual
Property (IP)
Application Compilers (FIR)
Hardware/SoftwareCo-Design
1
Usable Gates
1 IC设计方法 设计方法的发展
1 IC设计方法 设计策略
层次化（Hierarchy ）
按芯片结构层次化
按抽象程度层次化
按设计域层次化
规则化（Regularity）
尽量使管子的尺寸相同（管级）
尽量使门的结构相同（逻辑级）
尽量减少使用的管子、门、模块的种类
模块化（Modularity）
每个模块具有相对独立的功能及通用的接口
可使多个设计者同时工作
多个设计可使用同一模块
局域化（Locality）
模块只与其附近的模块有关系
避免长线互连造成的延迟等问题
1 IC设计方法 层次化设计:按设计内容层次化
顶层模块
模块A
模块B
模块C
A1
A2
A3
B1
B2
C1
C2
简化复杂系统
多个设计者并行工作
（某些）模块可重用，基于单元库的设计
易于实现计算机辅助设计
1 IC设计方法 层次化设计:按设计域层次化
结构域
行为域
物理域
系统级：系统技术规格和体系结构，C，FORTRAN，MATLAB
行为级：功能算法，数学模型（算法级，功能级），HDL
RTL（Register Transfer Level）级：寄存器＋组合逻辑描述，HDL
门级：基本逻辑门级组件描述，网表
开关级：晶体管级，如CMOS倒相器由一个pMOS管和一个nMOS管构成，与非门/或非门则由2个nMOS管和一个pMOS管构成，电原理图
物理级：物理结构，纵向结构实现工艺，横向结构版图，工艺流程与版图
1 IC设计方法 层次化设计:按抽象程度层次化
1 IC设计方法 RTL级
下一个层次可以调用上一个层次的单元，但不能够修改上一个层次单元的内容
1 IC设计方法 层次化设计:上下层次的关系