第4章vhdl设计初步.ppt

EDA 技术实用教程第第4 4章章 K K X 康芯科技 z原理图输入与 VHDL 文本输入设计的区别 y Graphic is what you draw is what you get x“ tell me what hardware you want and I will give it to you ”y VHDL is what you write is what functional you get x“ tell me how your circuit should behave and the VHDL compiler will give you the hardware that does the job ” x but the designer can not control how the circuit implement K K X 康芯科技是什么是 VHDL ? V ery high speed integrated H ardware D escription L anguage ( VHDL ) y是 IEEE 、工业标准硬件描述语言 y用语言的方式而非图形等方式描述硬件电路 x容易修改 x容易保存 y特别适合于设计的电路有: x复杂组合逻辑电路,如: ?译码器、编码器、加减法器、多路选择器、地址译码器…... x状态机 x等等…….. K K X 康芯科技 VHDL 的功能和标准 z VHDL 描述输入端口输出端口电路的行为和功能 z VHDL 有过两个标准: y IEEE Std 1076-1987 (called VHDL 1987) y IEEE Std 1076-1993 (called VHDL 1993) 实体描述结构描述: K K X 康芯科技【例 4-1 】 ENTITY mux21a IS PORT ( a, b : IN BIT ; s : IN BIT; y : OUT BIT ) ; END ENTITY mux21a ; ARCHITECTURE one OF mux21a IS BEGIN y <= a WHEN s = '0' ELSE b ; END ARCHITECTURE one ; 实体结构体 多路选择器 VHDL 描述图4 -1 mux21a 实体图4 -2 mux21a 结构体 2 选1多路选择器的 VHDL 描述K K X 康芯科技 2 选1多路选择器的 VHDL 描述【例 4-2 】 ENTITY mux21a IS PORT ( a, b : IN BIT; s : IN BIT; y : OUT BIT ); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS SIGNAL d,e : BIT; BEGIN d <= a AND (NOT S) ; e <= b AND s ; y <= d OR e ; END ARCHITECTURE one ; 【例 4 -3】 . . . ARCHITECTURE one OF mux21a IS BEGIN y <= (a AND (NOT s)) OR (b AND s) ; END ARCHITECTURE one; deK K X 康芯科技 2 选1多路选择器的 VHDL 描述【例 4-4 】 ENTITY mux21a IS PORT ( a, b, s: IN BIT; y : OUT BIT ); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS BEGIN PROCESS (a,b,s) BEGIN IF s = '0' THEN y <= a ; ELSE y <= b ; END IF; END PROCESS; END ARCHITECTURE one ; deK K X 康芯科技 2 选1多路选择器的 VHDL 描述图 4-3 mux21a 功能时序波形 K K X 康芯科技 1. 实体表达【例 4 -5】 ENTITY e_name IS PORT ( p_name : port_m data_type; ... p_namei : port_mi