移位相加型8位硬件乘法器设计试题.doc

合肥学院课程设计报告题目: 移位相加型 8 位硬件乘法器系别: 电子信息与电气工程系专业: 通信工程班级: 13 通信工程( 1 )班学号: 姓名: 导师: 石朝毅成绩: 2016 年6月 11日移位相加型 8 位硬件乘法器设计摘要本次设计是基于时序结构的 8 位移位相加型乘法器, 使用软件 QuartusII 进行仿真设计。完成此乘法器, 我们需要首先设计该乘法器的组件,包括 REGSHT 模块、 SREG8BT 模块、 AND8B 模块和 ADDER8BT 模块, 并对所有元件进行仿真, 无误后可进行乘法器的设计。设计方法使用的是元件例化,具体原理是通过逐项相加来实现乘法功能,最终完成整体的 VHDL 程序设计并仿真。关键词:时序;乘法器;元件例化目录第一章前言................................................................................................................................ 1 设计概述............................................................................................................................ 1 问题提出与原理......................................................................................................... 1 设计需要..................................................................................................................... 1 第二章设计过程及结果............................................................................................................ 2 设计思路............................................................................................................................ 2 设计须知..................................................................................................................... 2 基本步骤..................................................................................................................... 2 设计代码及仿真................................................................................................................ 3 元件 REGSHT 设计代码及仿真结果.......................................................................... 3 元件 SREG8BT 设计代码及仿真结果........................................................................ 4 元件 AND8B 设计代码及仿真结果........................................................................... 5 元件 ADDER8BT 设计代码及仿真结果..................................................................... 7 总模块设计代码及仿真结果..................................................................................