集成电路分析与设计实验alab实验报告文档.doc

集成电路分析与设计实验 A— Lab7 Verilog HDL 实现 7 位二进制序列检测电路设计集成电路分析与设计实验 A 班级姓名学号实验时间 实验成绩教师签名实验名称实验七、七位二进制序列检测电路设计实验设备(1) 计算机(2)Modelsim SE 实验目的 Verilog 编写状态机模块的测试文件的一般方法实验内容 6位二进制序列码“10010 ”检测电路设计及验证(实验演示)+名单序号有关的 7位二进制码检测电路实验报告要求 ,画出状态转换电路 ,分析设计的序列检测电路的功能是否正确实验记录: A— Lab7 Verilog HDL 实现 7 位二进制序列检测电路设计 1. 七位二进制序列检测电路的状态转换图名单序号学号需要检测的二位十进制码为七位二进制码为, 序列检测电路的状态转换图如下所示: Verilog HDL 源代码实现七位二进制序列检测电路的 Verilog HDL 源代码文件名: module SN_DETECT(mark,data,clk,reset); input data,clk,reset; output mark; reg[2:0]state; wire mark; parameter IDLE = 3'd0, A= 3'd1, B= 3'd2, C= 3'd3, D= 3'd4, E= 3'd5, F= 3'd6, G= 3'd7; assign mark=(state==F&&data==1)?1:0; always@(posedge clk or negedge reset) if(!reset) begin state<=IDLE; end else casex(state) IDLE: if(data==0) state<=A; else state<=IDLE; A: if(data==0) state<=B; else state<=IDLE; 集成电路分析与设计实验 A— Lab7 Verilog HDL 实现 7 位二进制序列检测电路设计 B: if(data==1) state<=C; else state<=B; C: if(data==0) state<=D; else state<=IDLE; D: if(data==0) state<=E; else state<=IDLE; E: if(data==0) state<=F; else state<=C; F: if(data==1) state<=G; else state<=C; G: if(data==1) state<=A; else state<=IDLE; default: state<=IDLE; endcase endmodule 3. 实现七位二进制序列检测电路的 Verilog HDL 测试激励, 要求全