11第十一章_EDA工具接口.ppt

EDA 技术实用教程第第11 11章章 EDA EDA 工具软件接口工具软件接口工程实训中心工程实训中心 VHDL 文本编辑综合 FPGA/CPLD 适配 FPGA/CPLD 编程下载 FPGA/CPLD 器件和电路系统时序与功能门级仿真逻辑综合器结构综合器 1、行为仿真 2、功能仿真 3、时序仿真 EDA 软件接口流程 VHDL 文本编辑 SYNPLIFY FPGAEXPRESS PILERII LEONARDO ……… VHDL 仿真图 11-1 EDA 工程接口流程工程实训中心工程实训中心 Synplify 与MAX+plusII 的接口工具栏菜单状态栏按钮面板标签 Tcl命令窗项目浏览窗口 1. 输入设计图 11-2 Synplify Pro 启动后界面工程实训中心工程实训中心 Synplify 与MAX+plusII 的接口 1. 输入设计图 11-3 Synplify 新建项目对话框工程实训中心工程实训中心 Synplify 与MAX+plusII 的接口 3. 综合前控制设置 4. 综合 5. 结果检测 2. 选择合适的目标器件选择合适的目标器件工程实训中心工程实训中心 Synplify 与MAX+plusII 的接口图 11-4 Synplify 的 RTL 级原理图工程实训中心工程实训中心 Synplify 与MAX+plusII 的接口图 11-5 Synplify 的综合***级电路图工程实训中心工程实训中心【例 11-1 】 library ieee ; use ; use ; t4 is port (d : in std_logic_vector (3 downto 0); ld, ce , clk , rst : in std_logic; q : out std_logic_vector (3 downto 0)); t4; architecture behave t4 is signal count : std_logic_vector (3 downto 0); begin process ( clk , rst ) begin if rst = '1' then count <= (others => '0'); elsif rising_edge(clk ) then if ld = '1' then count <= d; elsif ce = '1' then count <= count + 1; end if; end if; end process; q <= count; end behave; 工程实训中心工程实训中心 Synplify 与MAX+plusII 的接口 6. 设定 EDF 文件为工程。 7. 选定 EDF 文件来源。图 11-6 Synplify 的综合***级电路图工程实训中心工程实训中心 Synplify 与MAX+plusII 的接口 8. 选定目标器件 9. 编译适配图 11-7 Synplify 与 Altera 接口流程