第3章(2)并行接口.ppt

内容提要: ?并行接口的特点?可编程并行接口 8255A 第3章基本的 I/O 接口---- 并行接口 可编程并行接口 8255A 并行接口的特点?并行接口最基本的特点是在多根据数据线上以数据字节(字) 为单位与I/O 设备或被控对象传送信息。如: 打印机接口, A/D 、 D/A 转换器接口, IEEE-488 接口, 开关量接口,控制设备接口等。?在并行接口中,除了少数据场合之外,一般都要求在接口与外设之间设置并行数据线的同时, 至少还要设置两根握手(联线)信号线,以便进行互锁异步握手方式(即查询方式) 的通信。?在并行接口中, 8位或 16位是一起行动的,因此, 当采用并行接口与外设交换数据时,即使是只用到其中的一位,也是一次输入/输出 8位或 16位。?并行传送信息, 不要求固定的格式,这与串行传送的数据格式的要求不同。对于各种型号的 CPU 都有与其配套的并行接口芯片。如 Intel 公司 8255A (PPI ), Zilog 公司 Z- 80PIO ,MC6820 (PIO )等,它们的功能虽有差异, 但工作原理基本相同。 8255A 的基本特性?具有两个 8位( A口和B口)和两个 4位( C口高/低4位) 并行 I/O 端口的接口芯片。?能适应 CPU 与 I/O 接口间的多种数据传送方式的要求?可执行功能很强,内容丰富的命令( 方式字和控制字) 为用户如何根据外界条件( I/O 设备需要哪些信号线以及它能提供哪些状态线) 来使用 8255A 构成多种接口电路, 组成微机应用系统提供了灵活方便的编程环境。? PC 口的使用比较特殊,除作数据口外,当工作在 1方式和 2方式时,它的大部分引脚被分配作专用联络信号; PC 口可以进行按位控制;在 CPU 读取 8255A 状态时, PC 口又作 1,2方式的状态口用,等等。? 8255 芯片内部主要由控制寄存器、状态寄存器和数据寄器组成。 8255A 的内部结构 A组控制数据总线缓冲器读/写控制逻辑 B组控制 A组 A口(8位) A组 C口高位(4位) B组 C口低位(4位) B组 B口(8位) D 0 ~D 7 RD WR A 1A 0 RESET RD PA 0 ~PA 7 PC 4 ~PC 7 PC 0 ~PC 3 PB 0 ~PB 7 8255A 内部框图①数据总线缓冲器。这是一个三态双向 8位缓冲器,它是8255A 与CPU 系统数据总线的接口。②读/写控制逻辑。读/写控制逻辑由读信号 RD、写信号WR、选片信号 CS以及端口选择信号 A 1A 0等组成。③输入/输出端口 A、B、C。8255A 包括 3个8位输入输出端口( port )。每个端口都有一个数据输入寄存器和一个数据输出寄存器。④A组和 B组控制电路。控制 A、B和C三个端口的工作方式。 8255A 的内部结构由 4个部分组成?端口 A: PA0 ~ PA7 ?A组,支持工作方式 0、1、2 ?常作数据端口,功能最强大?端口 B: PB0 ~ PB7 ?B组,支持工作方式 0、1 ?常作数据端口?端口 C: PC0 ~ PC7 ?仅支持工作方式 0 ?可作数据、状态和控制端口?分两个 4位,每位可独立操作 A组控制高 4位 PC4 ~ PC7 B 组控制低 4位 PC0 ~ PC3 外设数据端口 8255A 是一个单+5V 电源供电, 40个引脚的双列直插式组件。 8255A 的外部引脚 1234567891011121314151617181920 4039383736353433323130292827262524232221 PA 4 PA 5 PA 6 PA 7 PB 7 PB 5 PB 4 PB 3 PB 8 D 1D 2D 3D 4D 0D 5D 6D RESET WR RD CS PA 3 PA 2 PA 1 PA 0 GND A 1A 0 PC 7 PC 6 PC 4 PC 0 PC 1 PC 2 PC 5 PB 0 PB 1 PB 2 PC 38255A ?面向数据总线的有: D 0~D 7:双向数据线, 用于 CPU 向8255A 发送命令、数据和 8255A 向CPU 回送状态、数据和 8255A 向CPU 回送状态、数据。?面向地址总线的有: A 0、A 1、CS# ?面向控制总线的有: RD# :读信号,低电平有效 WR# :写信号,低电平有效 RESET :复位信号,高电平有效。它清除控制寄存器并将 8255A 的A、B、C三个端口均置为输入方式;输入寄存器和状态寄存器被复位,并且屏蔽中断请求; 24 条面向外设信号线呈现高阻悬浮状态。与系统总线的连接信号 PA 0~PA 7:端口 A的输入/输出线。 PB