基于FPGA 的数字系统设计.doc

目录 1 项目名称、内容与要求………………………………………… 1页 设计内容……………………………………………………… 1页 具体要求……………………………………………………… 1页 2 系统整体架构( Architecture Description ) ………………… 1页 设计思路……………………………………………………… 1页 系统原理(包含:框图等阐述)与设计说明等内容………… 2页 创新点与原创性内容………………………………………… 3页 3 系统设计(含 HDL 或原理图输入设计) ……………………… 3页注:此部分包含主要逻辑单元、模块、源代码等内容 HDL 代码……………………………………………………… 3页 系统整体电路图(或 RTL 级电路图) ……………………… 11页 4 系统仿真( Simulation Waveform ) …………………………… 12页 5 FPGA 实现( FPGA Implementation ) ………………………… 12页注:此处应包含硬件验证、操作过程、结果等说明 6 总结( Closing ) ……………………………………………… 15页参考书目( Reference ): ………………………………………… 16页 1 项目名称、内容与要求 设计内容实验板上有 10 个按键 k1~ k10 ,其中 k1~ k10 作为密码输入按键, k10 作为复位按键, 一便重新开始输入的密码。当然, 这个电子密码锁与实际的电子密码锁的设计有一些不一样, 也许实际的电子密码锁并不设置复位按键, 而是当密码输入错误后, 延长很长一段时间才接受新密码的输入。假设电子密码锁的密码为四位数 3216 。利用实验板上的一个数码管显示输入密码次数,当输入密码正确时,在数码管上显示字符“H”;当输入密码不正确时,在数码管上显示字符“E”。 具体要求 1﹞. 具有密码输入功能。 2﹞. 设置复位按键,以便重新输入新的密码。 3﹞. 在数码管上显示输入密码次数。 4﹞. 拒绝接受超过规定次数的密码输入信号。 5﹞. 当密码输入正确时, 在数码管上显示字符“H”; 当密码输入不正确时,在数码管上显示字符“E”; 2 系统整体架构 设计思路电子密码锁在生活中十分常见, 在这我将设计一个具有较低成本的电子密码锁, 本文讲述了我整个设计过程及收获。讲述了电子密码锁的的工作原理以及各个模块的功能,并讲述了所有部分的设计思路,对各部分电路方案的选择、元器件的筛选、以及对它们的调试、对波形图的分析,到最后的总体图的分析。 系统原理(包含:框图等阐述)与设计说明等内容用 VHDL 编写程序实现电子密码锁,其原理框图如图所示,程序中的时终信号 clk 为石英( 32 768Hz ) 分频后的 8Hz 标准信号, 作为产生 信号的输入信号。七中 k1k9 为按键输入信号, k10 作为复位按键。当没有按键按下时连接到 CPLD 或 FPGA 的信号 k1k10 都为高电平信号;当有按键按下时, k1~ k10 的一个信号为低电平。电子密码锁采用状态机和对按键输入次数相结合的方法, 保证只有输入正确的密码, 状态机才能转换到最后正确的状态, 显示***字符。程序由 7 个进程组成,进程 P1和 P2将 8Hz 标准信号分频后,产生 脉冲信号( carry ) ,与按键输入信号配合,消除按键输入的抖动,并作为状态转换进程 P4 的时终输入信号。进程 P3 锁存按键输入信号,为状态机提供一个稳定的按键输入信号。进程 P4 将下一个状态( next_state ) 转换为当前状态( state )。进程 P5 产生次态信号( next_state ), 只有当有按键输入和状态转移控制信号 en 为逻辑“1”时才能够产生次态信号。进程 P4 和进程 P5 是电子密码锁的核心,密码的设置也是编写状态机时确定的。进程 P6 对按键输入次数计数,并且为显示按键输入次数的 7 段译码器 BCD 码数据。进程 P7 判断按键输入次数是否已经输入 3 次,如果输入密码的次数小于等于 3 ,状态转移控制信号 en 为逻辑“1”,否则为逻辑“0”。当仍然有密码输入时, 禁止状态发生变化, 因此如果输入密码过程中, 只要输入一个错误密码, 就不可能转换到最后正确的状态。 BCD 码-7 段译码器显示按键输入次数和输入密码正确或者错误 创新点与原创性内容新增显示正确与错误功能 3 系统设计(含 HDL 或原理图输入设计) HDL 代码 Library ieee ; Use ieee . std_logic_1164 . all