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基于FPGA的出租车计价器设计.doc


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基于 FPGA 的出租车计价器设计摘要介绍了出租车计费器系统的组成及工作原理, 简述了在 EDA 平台上用 FPG A 器件构成该数字系统的设计思想和实现过程。论述了计程模块, 计费模块, 计时模块, 动态译码模块等的设计方法与技巧。 1 . 引言: 随着 EDA 技术的高速发展, 电子系统的设计技术发生了深刻的变化,大规模可编程逻辑器件 CPLD / FPGA 的出现, 给设计人员带来了诸多方便。利用它进行产品开发, 不仅成本低、周期短、可靠性高, 而且具有完全的知识产权。本文介绍了一个以 Alter a 公司可编程逻辑芯片 cyclone 2 系列的 EP2C35f672c6 的 fpga 芯片为控制核心、附加一定外围电路组成的出租车计费器系统。随着社会的不断进步, 人们生活水平的不断提高, 出租车逐渐成为人们日常生活不可缺少的交通工具。而计价器作为出租车的一个重要组成部分, 关系着出租车司机和乘客双方利益, 起着重要的作用, 因而出租车计价器的发展非常迅猛。 2 . 系统规范: , 出租车计价器的要求: ◇出租车起步价为 8 元,行驶过程中大于两公里后每公里1 元,中途停止等待时间累计大于三分钟后按每 3分钟1 元计价。◇计价系统里程显示范围为: 0~99 公里, 分辨率 1 公里。计价费用显示范围为: 0~999 元,分辨率 1 元。等待计时器显示范围为: 0~60 分钟,分辨率 1 分钟。 计价系统原理: 出租车载客后, 启动计费器, 整个系统开始运行, 里程计数器和时间计数器从 0 开始计数,费用计数器从 8 开始计算。再根据行驶里程或停止等待的时间按以上的标准计费。若在行驶状态,则计程器开始加计数,超过两公里后每公里 1 元。若出租车停止等待状态,则计时器开始加计数,当时间超过三分钟后,计费器以每 3 分钟 1 元累加。出租车到达目的地停止后,停止计费器,显示总费用。根据出租车计费器的工作过程,本系统采用分层次、分模块的方式设计, 其本系统组成框图如下所示。其中行驶路程计数模块、等待时间计数模块和计费模块, 用来统计路程、等待时间和总费用,控制模块是用来控制计费模块,数码管显示模块用来显示行驶的公里数、等待累计时间和总费用等信息。总设计图:3. 各模块设计: 分频模块: , 计数器的分频模块: .2计数器的分频模块具体框图: 引脚分配: 信号名称功能描述方向宽度 C lk 输入 50MHz 的时钟信号 input 1 Clk_1 输出经过分频以后的 1Hz 的时钟信号 output 1 reset 复位信号 input 1 电路设计: 此模块的功能是对总的时钟进行分频,分出的频率是让计数器用的,因为总的时钟是 50M 的。设计该模块的时候用了一个 30位的计数器,当计数器计到 25_000000 的时候产生时钟。 .3,计数器的分频模块 VerilogHDL 源代码: module fenpin(clk,reset,clk_1); input clk,reset; output clk_1; reg clk_1; reg [29:0] count; always@(posedge clk,negedge reset) begin if(!reset) begin count=0; clk_1=1'b0; end else if(count==25000000) begin count=0; clk_1=!clk_1; end else count=count+1'd1; end endmodule 仿真的结果: ,计程模块: ,计程模块的框图: 引脚分配信号名称功能描述方向宽度 start 出租车开启信号 input 1 Clk_1 分频后计时时钟,频率为 1Hz Input 1 reset 清零信号 Input 1 lch计程模块计算出的里程数 O utput 8 此模块的功能是计算出租车行驶的路程。在出租车启动并行驶的过程中(即复位/启动信号 reset 为0,行驶/停止信号 start 为1),当时钟 clk 是上升沿的时候, 系统即对里程计数器进行加计数。 计程模块的 VerilogHDL 源代码: module licheng(reset,start,clk_1,lch); input reset,start,clk_1; output lch; reg [7:0] lch; reg [5:0] count; always@(negedge reset,posedge clk_1) begin if(!reset) begin lch=8'b00000000; count=6'b000000; end else begin

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  • 时间2017-05-27