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高速PCB设计中的时序分析及仿真策略.doc

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1 高速 PCB 设计中的时序分析及仿真策略摘要:详细讨论了在高速PCB设计中最常见的公共时钟 MON CLOCK)和源同步(SOURC E SYNCHRONOUS)电路的时序分析方法,并结合宽带网交换机设计实例在CADENCE仿真软件平台上进行了信号完整性仿真及时序仿真, 得出用于指导PCB 布局、布线约束规则的过程及思路。实践证实在高速设计中进行正确的时序分析及仿真对保证高速PCB设计的质量和速度十分必要。关键词:公共时钟同步源同步信号完整性时序仿真t -output skew;第二个括号内则是CLOCK BUFFER芯片输出的两个时钟CLKA 、 CLKB分别到达RECEIVER和DRIVER的最大延时差。式(1 ) 中TCO_DATA是指在一定的测试负载和测试条件下, 从时钟触发开始到数据出现在输出端口并到达测试电压Vmeas ( 或VREF ) 阈值的时间间隔, TCO_D ATA的大小与芯片内部逻辑延时、缓冲器OUTPUT 2 BUFFER特性、输出负载情况都有直接关系, TCO可在芯片数据手册中查得。伴随发送数据一起发送, 它并不象公共时钟同步那样采用独立的时钟源。在源同步数据收发中, 数据首先发向接收端, 经稍短时间选通时钟再发向接收端用于采样锁存这批数据。其示意图如图2所示。源同步的时序分析较公共时钟同步较为简单, 分析方法很类似, 下面直接给出分析公式: 3

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