下载此文档

高速Viterbi译码器的优化和实现.doc

文档分类：通信/电子 | 页数：约2页举报非法文档有奖

1/2

下载提示

1.该资料是网友上传的，本站提供全文预览，预览什么样，下载就什么样。
2.下载该文档所得收入归上传者、原创者。
3.下载的文档，不会出现我们的网址水印。

同意并开始全文预览

(约 1-6 秒)

1/2 下载此文档

文档列表 文档介绍

1 高速 Viterbi 译码器的优化和实现摘要:大约束度卷积码作为信道纠错编码在通信中得到了广泛的应用, 而其相应的 Viterbi 译码器硬件复杂度大, 限制了译码速度。分析了 Viterbi 译码器的结构,优化了各模块, 合理地组织了存储器结构, 简化了接口电路。用 FPGA 实现 Viterbi 译码器,提高了译码器速度。关键词: 卷积码 Viterbi 译码 ACS 路径度量存储 FPGA 实现息。幸存路径存储单元可看作一个存储器阵列, 每列对应一个状态, 一列中的每个单元都有一个 1 位的指针。在实际设计中, 考虑到数据总线的带宽有限, 对于 8 位的幸存路径数据总线,在幸存路径存中将 256 个状态分成 32 块。对应幸存路径时, 先通过当前状态地址寻址的方式来选择所对应的幸存路径块。 2

高速Viterbi译码器的优化和实现来自淘豆网www.taodocs.com转载请标明出处.