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seu研究生专用集成电路期末试题.doc


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期末考试题 1. 为什么在未来很长时间内对数字电路和它们的复杂性的深刻理解仍将是极为重要的? ( P8) 2. 解释图 , MOS 管工作的的三个区域( 线性区, 饱和区, 速度饱和区) 三者的工作原理与形成机制。( P74 ) 3. 简单解释一下 MOS 晶体管有哪些二阶效应。( 阈值变化, 热载流子效应, CMOS 闩锁效应)( P82 ) 4. 反相器的负载电容的大小和短路电流之间的关系,并解释。( P161 ) 5. Elmore 传播延时和利用 Elmore 延时模型计算传播延时。( 6. P111/P176 ) 7. 利用分支努力的方法和最小延时的条件, 来计算最小延时, 确定电路尺寸。( P153/P187 ) 8. DCVSL 器件的优缺点。( P195 ) 9. 解释 C 2 MOS 器件为何对时钟偏差不敏感。( P253 ) 10. 解释图 中反相器的作用。( P415 ) 11. 解释图 ,说明是什么工作原理,有什么好处。(镜像加法器)( P416 ) 2011 . 期末考试题(共 11 题,选做 10题) 1. 从微观和宏观上说明深亚微米数字 IC 设计面临的挑战。 2. 结合以下两张图解释 NMOS 管栅电容随 V GS、V DS 变化的原因。( P78 ) 3. 根据 MOS 管的二阶效应,解释 V T随L、V DS 变化的原因。( P83 ) 4. 根据 Elmore 延时公式,证明导线的传播延时为 。( P112 ) 5. 解释反相器中, PMOS 管尺寸加大对 t pLH 和t pHL 的影响(t pLH 非线性减小、t pHL 线性增大)。( P149 ) 6. 解释倒相器中 P norm 与V DD、t sin /t sout 的关系( P162 ) 7. DCVSL 器件的优点和不足。( P194 ) 8. 分析动态逻辑电路中的电荷分享情况( case1 和 case2 )。( P214 ) 9. 下图所示的主从触发器,若 CLK 和 CLK 发生交叠,会产生什么影响?( P246 ) 10. 根据下图,解释是如何通过全加器的反相特性来优化加法器性能的。( P415 ) 11. 下图为 4×4 进位保留乘法器,解释关键路径的形成机理。( P436 ) 2012-6- 4 期末考试题 1.(1) EDA 工具的局限性; (2 )评价数字集成电路设计的指标。 2 .依据下列公式描述 mos 管的工作区域(课本图 )。 3. mos 管的二阶效应。 4 .特征尺寸的缩小对数字集成电路工艺的影响。 5 .给出反相器链,证明反相器链获得最小延时需要满足的条件。 6 .解释倒相器中 P norm 与V DD、t sin /t sout 的关系( P162 ) 7 .多输入组合逻辑的优化办法。 1,1,,???

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