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在 Qsys 工具中配置 SOC HPS 的方法以及介绍 DE1_SOC 的 GHRD 工程发布时间: 2014-08-21 本文讲述如何在 Qsys 工具中配置 HPS 以及介绍 GHRD 工程。 GHRD 是 Altera 首先提出的一个基于 Qsys 的 HPS 硬件参考设计工程,一般由板商提供的最基本的 HPS 硬件工程,开发人员可以根据要求在此基础上添加或者删除 FPGA 端 IP 器件,也可以使能或者失能 HPS 的部分外设,配置 HPS DDR3 的时钟参数。 GHRD 作为 SoCFPGA 开发的最初参考设计原型,有必要对其进行一些介绍!这里使用 DE1_SoC 的 GHRD 工程进行相应的讲解(其他的 GHRD 都是根据 Alter a的 GHR D 进行的改动, 内容大同小异):打开 DE1_SoC_ghr d 工程的 Qsy s后,双击 hps_0 , 弹出参数设定窗口,可以对 HPS 器件进行众多设定。说明: Q13 和 Q14 中看到的界面不完全一样。■ HPS 与 FPGA 接口的信号设定: ●通用接口 MPU standby and event signals ---FPGA 通过该信号获取 MPU 的状态 MPU general purpose signals ----HPS 内部的 FPGA manager 到 FPGA 逻辑的单向通用信号 FPGA Cross Trigger interface ---FPGA 与 HPS 的交互触发信号。实现了 FPGA or HPS 因为某一事件触发的时候,另外一器件会保存当前的工状态。这个设计比较酷。 BOOT FROM FPGA signals--- 配置从 FPGA 引导 preloader 时候,确定 preloader 是否就绪的交互信号其他为 FPGA 参与调试的信号● AXI Bridge AXI Bridge 是 HPS 与 FPGA 之间通过 L3 交互逻辑进行通讯的一组信号。包含了三组不同功能的接口,是使用 SoCFPGA 协同工作的门户。以后会进行专门的介绍。● FPGA-to-HPS SDRAM Interface 这是一组供 FPGA 逻辑通过 HPS 的 SDRAM 控制器访问 HPS 的 DDR3 的接口。也需要单独讲述。● Resets 信号 FPGA 逻辑申请 HPS 进入复位状态的信号, HPS 进入复位后, 会通过 HPS-to-FPGA cold reset output 通知 FPGA 。● DMA request FPGA 逻辑请求 FPGA 内部 DMA 传输通道接口● Interrupt 接口分为两类, 一类为 FPGA 发起中断到 HPS 的中断管理器, 另一类为 HPS 的外设中断信号传输到 FPGA 端■外设引脚复用: 这个界面针对引脚复用进行设定,根据电路图对 HPS 内部的各个外设进行相关的设定。说明: input only 引脚不需要设定。引脚一旦设定出来, 需要在工程底层进行例化, 不管管脚在电路上是否真的使用信号需要进行电平约束,不需要进行管脚约束管脚设定为 LOANIO 的时候可以把该管脚当作 FPGA 的 pin 使用。 GPIO 管脚必须在顶层设定为 inout 类型,否则适配报错■ HPS Clock 与