地弹现象-11.doc

地弹现象-11
地弹现象
地弹的形成:
芯片内部的地和芯片外的PCB地平面之间不可避免的会有一个小电感。这个小电感正是地弹产生的根源,同时,地弹又是与芯片的负载情况密切相关的。下面结合图介绍一下地弹现象的形成。
简单的构造如上图的一个小“场景”,芯片A为输出芯片,芯片B为接收芯片,输出端和输入端很近。输出芯片内部的CMOS等输入单元简单的等效为一个单刀双掷开关,RH和RL分别为高电平输出阻抗和低电平输出阻抗,均设为20欧。GNDA为芯片A内部的地。GNDPCB为芯片外PCB地平面。由于芯片内部的地要通过芯片内的引线和管脚才能接到GNDPCB,所以就会引入一个小电感LG,假设这个值为1nH。CR为接收端管脚电容,这个值取6pF。这个信号的频率取200MHz。虽然这个LG和CR都是很小的值,不过,通过后面的计算我们可以看到它们对信号的影响。
先假设A芯片只有一个输出脚,现在Q输出高电平,接收端的CR上积累电荷。当Q输出变为低电平的时候。CR、RL、LG形成一个放电回路。自谐振周期约为490ps,频率为2GHz,。
使用EWB建一个仿真电路。(很老的一个软件,很多人已经不懈于使用了。不过我个人比较依赖它,关键是建模,模型参数建立正确的话仿真结果还是很可靠的,这个小软件帮我发现和解决过很多实际模拟电路中遇到的问题。这个软件比较小,有比较长的历史,也比较成熟,很容易上手。
建议电子初入门的同学还是熟悉一下。)因为只关注下降沿,所以简单的构建下面一个电路。起初输出高电平,10纳秒后输出低电平。为方便起见,,低电平是0V。(实际200M以上芯片IO电压会比较低,-。)
电感两端波形如下所示。电压为2V/格,可以看到下冲可以到-600mV。
于是输出低电平信号如下图所示:
我们看到实际上由于RL的作用,接收端下冲只到71mV。
这个RL的作用很大。如果这个值是2欧的话,Q值增大10倍。(这是假设,只为更形象的说明其作用,实际不会做到这么小的。)可以看到下冲可以到-。
而芯片B接收端信号也恶化很多。信号下冲已经到了-。
前面我们只分析了一个输出变化引起内部地弹的情况。当出现一组数据线同时由高电平翻转为低电平时(假设为10根),则等效模型为RL为2欧,CR为60pF。电感两端波形如下图所示:(芯片内部地最低到-,信号端下冲也达到-
)
芯片加工过程中会采用各用工艺尽可能的缩小LG的值,并且通过增加地引线的方式减小LG的值(等效为并联)。比如一片1000脚左右的BGA封装芯片。有一组输出总线宽度为72bit,而芯片引出地引脚为200根。那么这个电路可以等效为下面的形式:
芯片内部地的波形如下图所示:(下冲只有320mV)
可以看到,一方面通过增加地引线数目,地弹现象得到了很大的改善;另一方面,72根数据线同时翻转的几率也很低,所以地弹得到了很有效的控制。然而,不是所有的芯片都能提供足够多的地,除了BGA封装,其它封装地引线还是比较少的。如果一个芯片有18个输出,只有4个地引脚。,CR为96pF,,芯片地上的地弹情况就会比起初假设的情况更糟了。可以看到下冲已经到了-