数字设计 实验三.doc

实验三利用MSI设计组合逻辑电路
一、实验目的
1. 熟悉编码器、译码器、数据选择器等组合逻辑功能模块的功能与使用方法。
2. 掌握用MSI设计的组合逻辑电路的方法。
二、实验仪器及器件
1. 数字电路实验箱、数字万用表、示波器。
2. 器件:74LS00,74LS197,74LS138,74LS151
三、实验预****br/>1. 复****常用组合逻辑电路工作原理和设计方法,及与之相应的MSI功能表及其使用方法。
2. 复****采用中规模集成电路实现组合逻辑电路的方法,如使用译码器和数据选择器实现组合逻辑电路。
四、实验原理
中规模的器件,如译码器、数据选择器等,它们本身是为实现某种逻辑功能而设计的,但由于它们的一些特点,我们也可以用它们来实现任意逻辑函数。
用译码器现实组合逻辑电路
译码器是将每个输入的二进制代码译成对应的输出高、低电平信号。如图(一)为3线-8线译码器。
图(一)3线-8线译码器74LS138
当附加控制门Gs的输出为高电平(S=1)时,可由逻辑图写出。
= S2S1S0=
= S2S1S0 =
= S2S1S0=
= S2S1S0=
= S2S1S0=
= S2S1S0=
= S2S1S0=
= S2S1S0=
图(一)3线-8线译码器74LS138
从上式可看出。Y0-Y7同时又是S2、S1、S0这三个变量的全部最小项的译码输出。所以这种译码器也叫最小项译码器。如果将S2、S1、S0当作逻辑函数的输入变量,则可利用附加的门电路将这些最小项适当的组合起来,便可产生任何形式的三变量组合逻辑函数。
例如可以使用3线-8线译码器74LS138实现全加器。
列出真值表如表(一)所示。A、是低位向本位的进位,+1位是本位向高位的进位。由真值表可得全加器的最小项之和表达式。
令74LS138的输入S2=A,S1=B,,在其输出端附加两个与非门,按上述全加器的逻辑函数表达式连接。即可实现全加器功能。如图(二)所示。
图(一)3线-8线译码器74LS138
图(一)3线-8线译码器74LS138
图(二)74LS138实现全加器逻辑图
表(一)全加器真值
2. 用数据选择器实现组合逻辑电路
数据选择器的功能是从一组输入数据中选出某一个信号输出。或称为多路开关。如图(三)为双四选一数据选择器74LS153逻辑图。Y
1和Y2为两个独立的输出端,S1和S2为附加控制端用于控制电路工作状态和扩展功能。A1、A0为地址输入端。D10、D11、D12、D13或D20、D21、D22、D23为数据输入端。通过选定不同的地址代码即可从4个数据输入端选出要的一个,并送到输出端Y。输出逻辑式可写成
Y1=[A1A0▪D10+A1A0▪D11+A1A0▪D12+A1A0▪D13] ▪S1
其简化真值表如表(二)所示。

表(二)74LS153的真值表
图(三)双4 选1数据选择器74LS153
从上述可知,如果将A1、A0作为两个输入变量,同时令D10、D11、D12、D13为第三个输入变量的适当状态(包括原变量、反变量、0和1),就可以在数据选择器的输出端产生任何形式的三变量组合逻辑电路。
例如可以使用双4选1数据选择器实现二进制全减器。
全减器的真值表如表(三)。其中A和B为减数与被减数,Bn为低位向本位的借位,D为本位差,Bn-1为向高位的借位。由真值表可写出全减器的最小项表达式。
D=ABBn+ABBn+ABBn+ABBn
Bn-1= ABBn+AB▪1+AB▪0+ABBn
设A、B为数据选择器的地址端即A1=A,A0=B,将D和Bn-1转换成数据选择器逻辑函数形式。
D=A1A0Bn +A1A0Bn +A1A0Bn +A1A0Bn
Bn-1= A1A0Bn +A1A0▪1+A1A0▪0 +A1A0Bn
将上式与数据选择器逻辑函数比较可得:
可得二进制全减器逻辑图如图(四)所示。
表(三)全减器真值表
五、实验内容
1. 数据分配器与数据选择器功能相反。它是将一路信号送到地址选择信号指定的输出。如输入为D,地址信号为A、B、C,可将D按地址分配到八路输出F0、F1、F2、F3、F4、F5、F6、F7。其真值表如表(四)所示。试用3线-8线译码器74LS138实现该电路。将74LS197连接成八进制作为电路的输入信号源,将Q3Q2Q1分别与A、B、C连接,D接模拟开关,静态检测正确后,用示波器观察并记录D=1时,CP、A、B、C及F0—F7的波形。
提示:将74LS138附加控制端G1作为数据输入端,即数据D可从G1输入,同时令==0,S2S1S0作为地址输入端,即可将G1送来的数据只能通过A
2A1A0所指定的一根输出线反相后送