实验2 四位加法计数器设计.ppt

实验二
含异步清0和同步时钟使能的
加法计数器(设计)实验
(1) 实验目的:学****计数器的设计、仿真和硬件测试,进一步熟悉VHDL设计技术。
(2)实验原理:如图是一含计数使能、异步复位和计数值并行预置功能的加法计数器,下例是其VHDL描述。由图所示,图中间是4位锁存器;rst是异步清信号,高电平有效;clk是锁存信号;D[3:0]是4位数据输入端。当ENA为‘1’时,多路选择器将加1器的输出值加载于锁存器的数据端;当ENA为‘0’时将“0000”加载于锁存器。
4位加法器(加1器)
多路选择器
4位锁存器
含计数使能、异步复位和
计数值并行预置功能4位加法计数器
(3)实验内容1:在QUARTUSII上对下例进行编辑、编译、综合、适配、仿真。说明例句中各语句的作用,详细描述示例的功能特点,给出其所有信号的时序仿真波形。
【例】
LIBRARY IEEE;
USE ;
USE ;
T4B IS
PORT (CLK : IN STD_LOGIC;
RST : IN STD_LOGIC;
ENA : IN STD_LOGIC;
OUTY : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
COUT : OUT STD_LOGIC );
T4B;
ARCHITECTURE behav T4B IS
SIGNAL CQI : STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN
P_REG: PROCESS(CLK, RST, ENA)
BEGIN
IF RST = '1' THEN CQI <= "0000";
ELSIF CLK'EVENT AND CLK = '1' THEN
IF ENA = '1' THEN CQI <= CQI + 1;
ELSE CQI <= "0000";
END IF;
END IF;
OUTY <= CQI ;
END PROCESS P_REG ;
COUT <= CQI(0) AND CQI(1) AND CQI(2) AND CQI(3); --进位输出
END behav;
(4)实验内容2:
引脚锁定以及硬件下载测试
若目标器件是EPM7128SLC84-15(MAX7000S系列),建议选实验电路模式5,用键8(PIO7)控制RST;用键7(PIO6)控制ENA;计数溢出COUT接发光管D8(PIO15);OUTY是计数输出,接数码1(PIO19-PIO16,低位靠右);时钟CLK接clock0,通过跳线选择4Hz信号。引脚锁定后进行编译、下载和硬件测试实验。将实验过程和实验结果写进实验报告。
(5)附加内容:分析说明本章例5-16的工作原理和语句功能,并按照以上的实验要求对例5-16进行编译、下载和硬件测试。
6)思考题1:在例5-16中是否可以不定义信号 Q,而直接用输出端口信号完成加法运算,即: DOUT <= DOUT + 1 ? 为什么?
(7)实验报告:将实验原理、设计过程、编译仿真波形和分析结果、硬件测试实验结果写进实验报告。