实验二基于HDL十进制计数器设计.ppt

基于HDL十进制计数、显示系统设计
实验目的
掌握基于语言的ISE设计全流程;
熟悉、应用VerilogHDL描述数字电路;
掌握基于Verilog的组合和时序逻辑电路的设计方法。
掌握chipscope片内逻辑分析仪的使用与调试方法。
设计准备
设计输入
设计处理
器件编程
功能仿真
器件测试
时序仿真
设计准备
设计任务:具有数显输出的十进制计数器的设计
设计准备
设计任务表述:
输入信号:
clk_50m ---系统采样时钟
clk -------待计数的时钟
clr ---------异步清零信号,当clr=1,输出复位为0,当clr=0,正常计数
ena---------使能控制信号,当ena=1,电路正常累加计数,否则电路不工作
输出信号:
q[6:0]---------驱动数码管,-----------共阳级数码管公共端()
设计准备
需主要设计完成两个子模块,),一个是驱动七段数码管的模块()。
由于实验板上的按键需要消抖,增加一个消抖模块debounce_module,待计数的时钟clk输入至计数器前,先通过消抖模块。
本设计共包括3个模块。
设计准备
十进制计数器:对输入时钟进行计数
输入:
CLK -------待计数的时钟
CLR ---------异步清零信号,当CLR =1,输出复位为0,当CLR =0,正常计数
ENA---------使能控制信号,当ENA=1,电路正常累加计数,否则电路不工作
输出:
SUM[3:0]---------- 计数值的个位。即,在CLK上升沿检测到SUM=9时,SUM将被置0,开始新一轮的计数。
COUT ------------计数值的十位进位,即:只有在时钟CLK上升沿检测到SUM=9时,COUT将被置1,其余情况下COUT=0;
设计准备
LED显示驱动模块()
输入:sum[3:0] -------待显示的数值
out[6:0] ----------驱动数码管的七位数值(注意下表中out的对应位)
数码
输入sum
输出out
对应码(h)
3
2
1
0
A
out[0]
B
out[1]
C
out[2]
D
out[3]
E
out[4]
F
out[5]
G
out[6]
0
0
0
0
0
0
0
0
0
0
0
1
81
1
0
0
0
1
1
0
0
1
1
1
1
CF
2
0
0
1
0
0
0
1
0
0
1
0
92
3
0
0
1
1
0
0
0
0
1
1
0
86
4
0
1
0
0
1
0
0
1
1
0
0
CC
5
0
1
0
1
0
1
0
0
1
0
0
A4
6
0
1
1
0
0
1
0
0
0
0
0
A0
7
0
1
1
1
0
0
0
1
1
1
1
8F
8
1
0
0
0
0
0
0
0
0
0
0
80
9
1
0
0
1
0
0
0
0
1
0
0
84
A
1
0
1
0
0
0
0
1
0
0
0
88
b
1
0
1
1
1
1
0
0
0
0
0
E0
C
1
1
0
0
0
1
1
0
0
0
1
B1
d
1
1
0
1
1
0
0
0
0
1
0
C2
E
1
1
1
0
0
1
1
0
0
0
0
B0
F
1
1
1
1
0
1
1
1
0
0
0
B8
设计准备
电源按键消抖:通常的按键所用开关为机械弹性开关,当机械触点断开、闭合时,由于机械触点的弹性作用,一个按键开关在闭合时不会马上稳定地接通,在断开时也不会一下子断开。因而在闭合及断开的瞬间均伴随有一连串的抖动,为了不产生这种现象而作的措施就是按键消抖。
根据实验板的资料,对按键输入信号需进行消抖处理。
设计准备
消抖模块
电平检查模块:检测输入的按键是否被按下或者释放,并分别将H2L_Sig,L2H_Sig拉高,并随后拉低,给出按键的操作信息。
延时模块,对输入的信号变化时刻进行计时并观察信号的变换情况,对输出端口进行恰当地赋值
实验资料中给出消抖模块设计源代码。
消抖模块不要求仿真