FPGA-Verilog试题(西安电子科技大学).docx

西安电子科技大学
 
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试      题 
题号 一 二 三 四 五 六 七 八 九 十 总分 分数 
 
 
 
 
 
 
 
 
 
 
 
:闭(开)卷; 四 大题,满分100分。 
班级              学号            姓名              任课教师                
一、 选择题(每题2分,共18分) 
1. 下面哪个是可以用verilog语言进行描述,而不能用VHDL语言进行描述的级别?(  A    )  
 (A) 开关级   (B)门电路级   (C) 体系结构级    (D) 寄存器传输级  
,下列语句哪个不是分支语句?(  D    )  
(A) if-else (B) case  (C) casez  (D) repeat  
(   D  )  
(A) nand  (B) nor  (C) and  (D) not  
,则默认的输出驱动强度为(  B  )  
(A) supply  (B) strong  (C) pull  (D) weak  
“notif1 #(1:3:4,2:3:4,1:2:4) U1(out,in,ctrl);”中截至延迟的典型值为(  B   )  
(A) 1  (B) 2  (C) 3  (D) 4  
 “a =1b’1; b=3b'001;”那么{a,b}=(  C   )  
(A) 4b'0011  (B) 3b'001  (C) 4b'1001  (D) 3b'101  
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,模块的结构描述可以分为(ABC     )  
(A) 模块级   (B)门级   (C) 开关级    (D) 寄存器级  
,a=4b'1011,那么   &a=(D   )  
(A) 4b'1011  (B) 4b'1111  (C) 1b'1  (D) 1b'0  
( C  )位寄存器数据在实际意义上是相同的。 
(A) 8  (B) 16  (C) 32  (D) 64  
二、 简答题(2题,共16分) 
 HDL语言进行电路设计方法有哪几种(8分) 
1、自上而下的设计方法(Top-Down) 2、自下而上的设计方法(Bottom-Up) 3、综合设计的方法        
(8分)。 
1、.specparam语句只能在延时的格式说明块(specify块)中出现,而parameter语句则不能在延时说明块内出现 
2、由specparam语句进行定义的参数只能是延时参数,而由parameter语句定义的参数则可以是任何数据类型的参数 
3、由specparam语句定义的延时参数只能在延时说明块内使用,而由parameter语句定义的参数则可以在模块内(该parameter语句之后)的任何位置说明 
 
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三、 画波形题(每题8分,共16分) 
1. 根据下面的程序,画出产生的信号波形(8分) 
module para_bloc_nested_in_seri_bloc(A,B);  
   output A,B;    
 reg a,b;     
initial     begin         A=0;      
   B=1;       
  #10 A=1;    
     fork           B=0;       
#10 B=1;      
     #20 A=0;       
  join 
        #10 B=0;      
   #10 A=1;      
   B=1;    
 end            
   endmodule    
 
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2. 根据下面的程序,画出产生的信号波形(8分) 
module signal_gen1(d_out); output d_out; reg d_out; initial begin 
  d_out=0;   #1 d_out=1;   #2 d_out=0;   #3 d_out=1;   #4 d_out=0;