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《EDA技术及应用课程设计》报告
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(课程设计时间:年月日——年月日)
。。。。。。。。。。。。。校
秒表是人们日常生活中常用的测时仪器,它能够简单的完成计时、清零等功能,从一年一度的校际运动会到NBA、世界杯、奥运会,都能看到秒表的身影。
系统设计要求
学****使用EDA集成设计软件MaxplusⅡ~1小时的数字秒表,能够精确反映计时时间,并完成复位、计时功能。秒表计时的最大范围为1小时,。秒表可得到计时时间的分、秒、,且各度量单位间可正确进位。
当复位清零有效时,秒表清零并做好计时准备。任何情况下,只要按下复位开关,秒表都要无条件的进行复位操作,即使在计时过程中也要无条件的清零。
了解全过程中VHDL程序的基本结构,掌握使用EDA工具设计数字系统的设计思路和设计方法。学****VHDL基本逻辑电路的综合设计应用。根据电路持点,用层次设计概念。将此设计任务分成若干模块,规定每一模块的功能和各模块之间的接口,同时加深层次化设计概念;考虑软件的元件管理深层含义,以及模块元件之间的连接概念,对于不同目录下的同一设计,如何熔合等问题。
系统设计方案
根据上述设计要求,可以预先设计若干个不同进制的计数器单元模块,然后将其进行例化组合来得到数字秒表系统。
要满足数字秒表的精度,首先要获得精确的计时基准信号,,。
1/100秒、秒、分等计时单位之间的进位转换可以通过不同进制的计数器实现,我们分别设计十进制计数器和六进制计数器,每位计数器均能输出相应计时单位计数结果,其中,、、1秒和1分为单位的计数,六进制计数器可以实现以10秒、10分为单位的计数,把各级计数器级联,即可同时显示百分秒、秒和分钟。
停止和启动功能可以通过计时使能信号完成。信号有效时正常计时,否则没有脉冲输入到计数器,从而停止计时。因为一旦按下复位清零开关数字秒表就无条件清零,因此其优先级必须高于计时使能信号。
各模块VHDL源程序
3MHz→100Hz分频器的源程序
library ieee;
use ;
use ;
entity fenpin is
port(clk:in std_logic;
clk_out:out std_logic);
end;
architecture art of fenpin is
signal count:integer range 0 to 29999;
signal clk_data:std_logic;
begin
process(clk,count)
begin
if clk'event and clk='1' then
if count=29999 then
count<=0;
clk_data<=not clk_data;
else count<=count+1;
end if;
end if;
clk_out<=clk_data;
end process;
end art;
此处用到了分频比为30000的分频器,用来将3MHz的脉冲分成100Hz,也就是当clk经过30000个脉冲的时候,clk_out才会出现1个100Hz的计数脉冲其仿真时间较长,且此种情况下clk给定波形已无法看清,不易获得获得clk_out的完整清晰波形。此处采取等比缩放替代的方式来对上述分频比为30000的分频器源程序进行波形仿真验证,分频比等比缩小为30后的仿真波形如下图1所示。
图1

library ieee;
use ;
use ;
t6 is
port(clk: in std_logic;
q: out std_logic_vector(2 downto 0));
t6;
architecture behv t6 is
signal temp: std_logic_vector(2 downto 0);
begin
process(clk)
begin
if clk'event and clk ='1' then
if temp="101" then
temp<="000";
else
temp<=temp+1;
end if;
end i