该【S波段数字锁相频率合成器设计的中期报告 】是由【niuwk】上传分享,文档一共【2】页,该文档可以免费在线阅读,需要了解更多关于【S波段数字锁相频率合成器设计的中期报告 】的内容,可以使用淘豆网的站内搜索功能,选择自己适合的文档,以下文字是截取该文章内的部分文字,如需要获得完整电子版,请下载此文档到您的设备,方便您编辑和打印。S波段数字锁相频率合成器设计的中期报告一、设计思路本设计采用S波段数字锁相频率合成器,主要采用了256个相位点的DDS方案,通过相位累加的方法实现频率输出。具体实现方法如下所述:,经过分频后得到参考时钟信号。,通过计算出步进值,产生相位步进信号。每经过一个相位点,就相当于合成的频率增加了一个微小的量,从而实现另一种频率的输出。,随着累加数量的不同,可以产生不同频率的输出信号。,将相位累加器输出的信号进行变换,以得到所需的输出频率。二、,通过分频后形成64kHz的参考时钟。,生成相位步进信号,经过数字模拟转换后形成实际的信号,并送入相位累加器。,因此需要将信号转化为数字信号,通过FPGA进行累加并形成相应的波形输出。,可通过FPGA内部的寄存器来控制输出频率。三、预期成果本设计旨在实现S波段数字锁相频率合成器,通过256个相位点的方案来实现频率输出,并具备以下特点:--、,王明,摄影出版社,,刘欣,清华大学出版社,,史向东,武汉大学学报,2007.
S波段数字锁相频率合成器设计的中期报告 来自淘豆网www.taodocs.com转载请标明出处.