集成电路课程设计报告-VGA彩条图像发生器设计.doc

集成电路课程设计报告

—VGA 彩条图像发生器设计
姓名:XXX
专业班级:XXXX
学号:XXXXX
指导老师:XXXXXX
课程设计要求
通过一周的时间,小组成员进行学习和讨论,来设计一个VHDL/Verilog 程序来实现以下功能:
1. 利用 FPGA 实现 VGA 彩条信号发生器.
2. 可以产生彩色横条, 彩色竖条信号, 彩色棋盘格信号.
3. 由一个按键按照顺序选择不同模式的信号输出.
4. 选用 GW48-PK2系统, 编写程序在 FPGA 上实现并加以验证.
二、课程设计目的
1、熟悉VGA显示器的实现原理
2、加深对VHDL语言的设计编程和设计语言规则的应用
3、熟悉集成电路设计的流程,学习使用EDA集成电路设计软件QuartusII 进行模拟综合,然后在FPGA上实现。
实验环境
开发过程中采用集成工具QuartuaII实现设计,选用 GW48-PK2实验箱,以及一个显示器。
课程设计原理
VGA显示原理
VGA(Video Graphics Array) 作为一种标准的显示接口得到了广泛的应用。文中基于标准VGA模式来实现。工业标准的VGA 显示模式为:640 ×480 ×16 ×60。常见的彩色显示器一般由阴极射线管(CRT) 构成,彩色由GRB(Green Red Blue) 基色组成。显示采用逐行扫描的方式解决,阴极射线枪发出电子束打在涂有荧光粉的荧光屏上,产生GRB 基色,合成一个彩色像素。扫描从屏幕的左上方开始,从左到右,从上到下,逐行扫描,每扫完一行,电子束回到屏幕的左边下一行的起始位置,在这期间,CRT 对电子束进行消隐,每行结束时,用行同步信号进行行同步;扫描完所有行,用场同步信号进行场同步,并使扫描回到屏幕的左上方,同时进行场消隐,并预备进行下一次的扫描。
VGA信号时序
一帧屏幕的显示是由600行从上至下扫描,800列从左至右填充(这也是为什么每当电脑几乎要当机的时候,视屏显示从上之下的延迟扫描)然而微观上,一行的行扫描是由超过800个列填充完成,一帧图像超过600行扫描。实际上是VGA的时序在作怪。
上图是有关 HSYNC 和 C 的时序图,以 800 x 600 x 60Hz 为例,信息如下:
800X600X50HZ
a段
b段
c 段
d 段
e 段总共n个列像素
HSYNC Signal
列像素
128
88
800
40
1056
800X600X50HZ
o 段
p 段
q 段
r 段
s段总共n个行像素
VSYNC Signal
行像素
4
23
600
1
628
HSYNC Signal 是用来控制“列填充”, 而一个HSYNC Signal 可以分为 4个段,也就是 a (同步段) , b(后肩段),c(激活段),d(前肩段)。HSYNC Signal 的a 是拉低的128 个列像素,b是拉高的88个列像素,至于c 是拉高的 800 个列像素,而最后的 d 是拉高的40 个列像素。一列总共有1056 个列像素。
VSYNC Signal 是用来控制“行扫描”。而一个 VSYNC Signal 同样可以分为 4 个段, 也是 o (同步段) , p