EDA数字秒表的设计.doc

电子课程设计
----数字秒表的设计
学院:电子信息工程学院
专业班级: 通信
姓名: 马淑慧
学号: 8
指导教师: 王海东
2013年12月
目录
设计任务及要求……………………………………………………1
……………………………………………………………1
……………………………………………………………1
……………………………………………………………2
分频模块……………………………………………………………2
…………………………………………………………3
秒模块………………………………………………………………5
分模块………………………………………………………………6
扫描模块……………………………………………………………7
数码管模块…………………………………………………………9
三八译码器模块…………………………………………………11
……………………………………………………13
………………………………………………13
……………………………………………………………13
……………………………………………………………20
……………………………………………………………20
……………………………………………………………22
数字秒表的设计

设计一个数字秒表,用VHDL语言编程,并进行下载,仿真。具体化技术指标如下:
(1)数字秒表的计时范围是0秒-,显示的最长时间为59分59秒;
(2)数字秒表的计时精度是10ms;
(3)复位开关可以在任何情况下使用,即便在计时过程中,只要按一下复位开关,计时器就清零,并做好下次计时的准备;
(4)具有启/停开关,即按一下启/停开关,起动计时器开始计时,再按一下启/停开关则停止计时。

分频器
高/低电平

秒模块
分模块
置数/位选
显示模块

由频率信号输出端输出频率为100HZ的时钟信号,,,产生的进位信号count输入到下一级秒模块的时钟端,以此类推,直到分模块计数到59进60时,产生的进位信号不输出,计数清零。、秒、分产生的计数通过置数/位选再通过显示模块实时显示。

1、PC机一台。
2、CPLD/FPGA适配器板:标准配置EPF10K10LC84-4接口板,下载接口是数字芯片的下载接口
(DIGITAL JTAG),主要用于CPLD/FPGA芯片的数据下载。
3、实验箱:装有七段数码管,七段数码管真值表及字型如下:
输入
输出
字型
D
C
B
A
0
0
0
0
1
1
1
1
1
1
0
0
0
0
1
0
1
1
0
0
0
0
0
0
1
0
1
1
0
1
1
0
1
0
0
1
1
1
1
1
1
0
0
1
0
1
0
0
0
1
1
0
0
1
1
0
1
0
1
1
0
1
1
0
1
1
0
1
1
0
1
0
1
1
1
1
1
0
1
1
1
1
1
1
0
0
0
0
1
0
0
0
1
1
1
1
1
1
1
1
0
0
1
1
1
1
1
0
1
1

七段数码管字形如下:

功能模块
分频模块设计



时钟脉冲是50MHz,因此在实验时需要对其进行分频,才能实现功能,若需要100Hz的时钟,则需要对脉冲进行次分频;此外,实验还需要数码管动态显示的扫描时钟,本实验采用1000次分频。
程序
library ieee;
use ;
use ;
entity div is
port (clk:in std_logic;
clk1:out std_logic);
end div;
architecture behav of div is
begin
process(clk)
variable num:integer range