《verilog hdl程序设计》课程教学方法研究.doc

科技资讯 2017,27(15),166-166+168 DOI:-
《Verilog HDL程序设计》课程教学方法研究
郭家荣陈年生
上海电机学院电子信息学院
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摘    要:
Verilog HDL是用于逻辑设计的硬件描述语言, 并且已成为IEEE标准。《Verilog HDL程序设计》课程是电子类及计算机工程类学生的重要课程, 不仅可以使同学们对数字电路设计技术有更进一步的了解, 而且可以为以后学****高级的行为综合、物理综合、IP设计和复杂系统设计和验证打下坚实的基础。针对《Verilog HDL程序设计》课程教学中存在的问题, 提出了适合该课程的教学方法。
关键词:
逻辑电路及系统; Verilog HDL程序设计; 教学方法;
基金:上海电机学院校级重点教研项目资助, 项目编号:A1-0224-17-009-07
硬件描述语言(HDL, hardware description language) 是一种用形式化方法来描述数字电路和系统的语言, 数字电路系统的设计者利用这种语言可以从上层到下层(从抽象到具体) 逐步描述自己的设计思想, 用一系列分层次的模块来表示极其复杂的数字系统。采用Verilog HDL设计方法比采用电路图输入的方法更有优越性, 这就是为什么美国等国家在进入20世纪90年代以后纷纷采用HDL设计方法的原因。Verilog HDL适用于复杂数字逻辑电路和系统的总体仿真、子系统仿真和具体电路综合等各个设计阶段。Verilog HDL不但作为学****HDL设计方法的入门和基础是比较合适的, 而且对于ASIC设计专业人员而言, 也是必须掌握的基本技术。《Verilog HDL程序设计》课程是大学里的电子和计算机工程系的重要课程, 本课程的目标是学****掌握Verilog HDL建模、仿真、综合、重用和验证技术, 为以后学****高级的行为综合、物理综合、IP设计和复杂系统设计和验证打下坚实的基础。
1 教学中存在的问题
学生学****兴趣不足
现在大学生普遍认为大学里学的课程知识在以后的工作中用不到, 认为学****大学课程是在浪费自己的时间。所以有些学生去校外兼职或者创业, 有部分学生终日在宿舍里沉迷游戏。即使到了上课时间, 为了出勤率到了教室上课, 也是要么睡觉要么玩手机。对自己所学课程是毫无兴趣, 来上课也只是为了最后能顺利通过这门课进而拿到毕业所规定的学分。更重要的是对于计算机工程系的学生来说, 他们一致认为计算机工程主要是做软件开发的, 同时软件方面的学****又很容易入门, 而对于硬件这块知识, 相比较软件来说, 比较难学, 又比较枯燥。加上硬件前期基础课程较少, 所以学生更倾向于软件方面知识的获取。而对于硬件方面尤其底层部件电路设计方面更是很少有兴趣。
学生知识储备不足
学****Verilog HDL程序设计》课程, 前期必须先修的课程有数字逻辑电路基础、计算机组成原理和C语言等。但有些学生在学****这些先修课程时并没有认真学****或者根本没有