分频器实验报告.docx

洛阳理工学院实验报告
系部
计算机与信息工程系
班级
05
学号
B09050508
姓名
王卫云
课程名称
PLD原理与应用
实验日期

实验名称
分频器的设计
成绩
实验目的:
1、学****利用VHDL完成分频器的设计
2、在QUARTUSⅡ开发环境下用VHDL文本语言编译仿真出任意偶次,奇次,半整数分频器。
实验条件:
装有QUARTUSⅡ软件的电脑
实验内容与步骤:
一、实验内容:
学****VHDL文本输入设计流程,包括设计、输入、综合、适配、仿真测试和编程下载,并且在QUARTUSⅡ开发环境下用VHDL文本语言编译仿真出任意偶次,奇次,半整数分频器观察并记录其仿真波形。
二、实验步骤:
奇数分频器的编译与仿真:
1:建立工作苦文件夹和编译设计文件。
新建一个文件夹。首先利用Windows资源管理器,在EDA默认的工作库(work)t10。
输入源程序。打开QUARTUSⅡ,选择File-New命令。在新建窗口中的Design
File栏选择编译文件的语言类型即VHDL File选项。然后再VHDL文本编译窗口输入奇数分频器的程序:
library ieee;
use ;
use ;
t10 is
port (clk : in std_logic;k_or,k1,k2: out std_logic);
end;
architecture bhv t10 is
signal c1,c2: std_logic_vector(2 downto 0);
signal m1,m2: std_logic;
begin
process(clk,c1)
begin
if rising_edge(clk) then
if(c1="110")then c1<="000";else c1<=c1+1;end if;
if(c1="001")then m1<=not m1;elsif (c1="100") then m1<=not m1;
end if;end if;
end process;
process(clk,c2) begin
if falling_edge(clk) then
if(c2="110")then c2<="000";else c2<=c2+1;end if;
if(c2="001")then m2<=not m2;elsif (c2="100") then m2<=not m2;
end if;end if;
end process;
k1<=m1;k2<=m2;k_or<=m1 or m2;
end bhv;
(3) 文件存盘。选择File—Save as命令,t10,存盘文件名应该与实体名一致,。当出现问句“Do you want to creat····”单击“是”按钮。
2:创建工程。
建立新工程管理窗口。单击对话框第二栏右侧“···”按钮,找到文件夹d:\work\ cnt10,,再单击“打开”按钮。
将设计文件加入工程中。单击Next按钮,在弹出的对话框