可编程器件EDA技术与实践试卷9.doc

华北航天工业学院试题
课程名称:可编程器件EDA技术与实践
试卷种类:期末考试(A)卷,共5页
班级: 姓名: 学号: 成绩:
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一
二
三
四
五
(20分)
,任意一对输入、输出端之间的延时;FPGA的内部连线为互连结构,各功能单元间的延时。
,适合系统;FPGA的逻辑单元是小单元,
适合系统。
,这类器件是用逆熔丝作为开关元件。
,可将整个系统划分为两个子系统:
和。
PLD的基本结构可看成是由、和等三部分组成。
,仿真通道文件的扩展名是,波形文件的扩展名是,使用VHDL语言,文本设计文件的扩展名是。
: ,由和两部分组成。
,其输出只是函数,并且仅在时钟边沿到来时才发生变化。
二、简答题20分(每题5分)
简述MAX+PLUSⅡ的设计流程。
计时怎样选择CPLD和FPGA芯片?
?
述VHDL程序结构
三、已知三选一电路如图,判断下列程序是否有错误,如有则指出错误所在,并给出完整程序。(10分)
library ieee;
use ;
ENTITY muxk is
port(a1,a0,b1,b0,ci:in std_logic;
s1,s2,co:out std_logic);
end;
architecture one of muxk is
component mux21a
port(a,b,s:in bit;
y:out bit);
ponent;
begin
mux21a port map(a2,a3,s0,b);
u2:mux21a port map(a1,y,s1,outy);
end one ;
四、解释程序(30分)
要求:
解释带有下划线的语句。
画出该程序的引脚示意图。
说明该程序逻辑功能。
程序一
library ieee;
use ;
entity mux21 is
port(a,b,s:in bit;
y:out bit);
end mux21a;
architecture one of mux21 is
begin
y<=a when s='0' else b;
end one;
程序二
library ieee;
use ;
entity bijiao is
lport(dat1,dat2:in std_logic_vector(3 downto 0);
dat3,dat4:in std_logic_vector (3 downto 0);
out1,out2:out std_logic_vector(3 downto 0));
end bijiao;
architecture one of bij