北航 夏宇闻 Verilog HDL语法具体讲解.ppt

语法详细讲解强制激励
在一个过程块中,可以用两种不同的方式对信号变量或表达式进行连续赋值。
过程连续赋值往往是不可以综合的,通常用在测试模块中。
两种方式都有各自配套的命令来停止赋值过程。
两种不同方式均不允许赋值语句间的时间控制。
assign和deassign 适用于对寄存器类型的信号(例如:RTL级上
的节点或测试模块中在多个地方被赋值的信号)进行赋值。
initial begin
#10 assign = `init_state;
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#20 deassign ;
end
force 和 release 用于寄存器类型和网络连接类型(例如:门级扫描寄存器的输出)的强制赋值,强制改写其它地方的赋值。
initial begin
# 10 force =0;
# 20 release ;
end
在以上两个例子中,在10到20 这个时间段内,网络或寄存器类型的信号被强制赋值,而别处对该变量的赋值均无效。
force的赋值优先级高于assign。
如果先使用assign,再使用force对同一信号赋值,则信号的值为force所赋的值,
语法详细讲解强制激励
语法详细讲解字符串,,,,,
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语法详细讲解强制激励
当执行release后,则信号的值为assign所赋的值。
如果用force对同一个信号赋了几次值,再执行release,则所有赋的值均不再存在。
可以对信号的某(确定)位、某些(确定)位或拼接的信号,使用force和release赋值;但不能对信号的可变位使用force和release 来赋值。
不能对寄存器类型的信号某位或某些位使用 assign 和deassign 来赋值。
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语法详细讲解建立时钟
虽然有时在设计中会包含时钟,但时钟通常用在测试模块中。下面
三个例子分别说明如何在门级和行为级建立不同波形的时钟模型。
[例1] 简单的对称方波时钟:
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reg,,,,,clk;
always,,,,,begin
,,,,,,,,,,,,,,,,,,,,#period/2,,,,,,,,,,clk=0;
,,,,,,,,,,,,,,,,,,,,#period/2,,,,,,,,,,clk=1;
end
reg,,,,,go;,,,,,,,,,,wire,,,,,clk;
nand,,,,,,,,,,#(period/2),,,,,,,,,,ul,,,,,(clk,clk,go);
initial,,,,,begin
,,,,,,,,,,,,,,,go=0;
,,,,,,,,,,,,,,,#(period/2),,,,,go=1;
end
注:在有些仿真器中,如果设计所用的时钟是由与其相同抽象级别的时钟模型产生的,则仿真器的性能就能得到提高。
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[例2]简单的带延迟的对称方波时钟:
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reg,,,,,clk;
initial,,,,,,,,,,begin
,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,clk=0;
,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,#(period)
,,,,,,,,,,,,,,,,,,