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各大公司招聘数字电路笔试题
数字电路1同步电路和异步电路的区别是什么仕兰微电子2什么是同步逻辑和异步逻辑汉王笔试同步逻辑是时钟之间有固定的因果关系异步逻辑是各时钟之间没有固定的因果关系
3什么是"线与"逻辑要实现它在硬件特性上有什么具体要求汉王笔试线与逻辑是两个输出信号相连可以实现与的功能在硬件上要用oc门来实现由于不用oc门可能使灌电流过大而烧坏逻辑门同时在输出端口应加一个上拉电阻4什么是Setup 和Holdup时间汉王笔试5setup和holdup时间区别南山之桥6解释setup time和hold time的定义和在时钟信号延迟时的变化未知7解释setup和hold time violation画图说明并说明解决办法威盛VIA
com 上海笔试试题Setuphold time 是测试芯片对输入信号和时钟信号之间的时间要求建立时间是指触发器的时钟信号上升沿到来以前数据稳定不变的时间输入信号应提前时钟上升沿如上升沿有效T时间到达芯片这个T就是建立时间-Setup time如不满足setup tim e这个数据就不能被这一时钟打入触发器只有在下一个时钟上升沿数据才能被打入触发器保持时间是指触发器的时钟信号上升沿到来以后数据稳定不变的时间如果hold time
不够数据同样不能被打入触发器建立时间Setup Time和保持时间Hold S电平可以直接互连吗汉王笔试常用逻辑电平12V5V33VTTL和CMOS不可以直接互连由于TTL是在03-36V之间而CMOS则是有在12V的有在5V的CMOS输出接到TTL是可以直接互连TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V11如何解决亚稳态飞利浦-大唐笔试亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态当一个触发器进入亚稳态时既无法预测该单元的输出电平也无法预测何时输出才能稳定在某个正确的电平上在这个稳定期间触发器输出一些中间级电平或者可能处于振荡状态并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去12IC设计中同步复位与异步复位的区别南山之桥13MOORE 与MEELEY状态机的特征南山之桥14多时域设计中如何处理信号跨时域南山之桥15给了reg的setuphold时间求中间组合逻辑的delay范围飞利浦-大唐笔试Delay period - setup
–hold
16时钟周期为T触发器D1的建立时间最大为T1最小为T1 min组合逻辑电路最大延迟为T2最小为T2min问触发器D2的建立时间T3和保持时间应满足什么条件华为17给出某个一般时序电路的图有TsetupTdelayTck- 上海笔试试题19一个四级的Mux其中第二级信号为关键信号如何改善timing威盛VIA
2003 1106 上海笔试试题23化简FABCD m31415的和威盛24please show the CMOS inverter sch maticlayout and
its cross sectionwith P-
well processPlot its transfer curve Vout-Vin And also explain the
operation region of PMOS and NMOS for each segment of th