VHDL第十章.ppt

第十章有限状态机FSM
状态机的优点:
(1)状态机的结构模式相对简单,设计方案相对固定。
(2)容易构成性能良好的同步是许逻辑模块
(3)状态机的VHDL设计层次分明,结构清晰,易读易懂
(4)在告诉运算和控制方面,状态机更具有其巨大的优势
(5)就运行速度而言,状态机在每一状态中可以完成许多并行的运算和控制操作
(6)就可靠性而言,状态机的优势也是十分明显的
一般状态机的设计
一般结构由以下几个部分组成:
(1)说明部分
(2)主控时序进程
(3)主控组合进程
(4)普通组合进程
(5)普通时序进程
状态机的状态编码
影响编码方式选择的主要因素:状态机的速度要求、逻辑资源的利用律、系统运行的可靠性以及程序的可读性。
编码方式主要有以下几种:
(1)状态位直接输出型编码
这类编码方式最典型的应用实例即使计数器。计数器本质是一个主控时序进程与一个主控组合进程合二为一的状态机,它的输出就是各状态的状态编码。
(2)顺序编码
这种编码方式最为简单,且使用的触发器数量最少,剩余的非法状态最少,容错技术最为简单。以上面的6状态机为例,只需3个触发器即可,其状态编码方式可作如下改变:
[程序10-6]
……
SIGNAL CRURRENT STATE,NEXT STATE:
CONSTANT ST0 :STD_LOGIC_ECTOR(2 DOWNTO 0) := “000”;
CONSTANT STl :STD_LOGIC_ECTOR(2 DOWNTO 0) := “001”;
CONSTANT ST2 :STD_LOGIC_ECTOR(2 DOWNTO 0) := “010”;
CONSTANT ST3 :STD_LOGIC_ECTOR(2 DOWNTO 0) := “011”;
CONSTANT