可编程asic课程设计-2位bcd码加法器.doc

深圳大学实验报告
课程名称: 可编程ASIC课程
实验名称: 2位BCD码加法器
学院: 电子科学与技术学院
专业:电子科学与技术班级:
组号: 指导教师:
报告人: 学号:
实验地点
一、实验目的
完成2位BCD码加法器的设计,要求用VerilogHDL编程,在DE2平台上实现,加数、被加数、和分别用数码管显示。在DE2平台上下载并演示实验结果
二、实验原理

图中A0 A1 B0 B1 S0 S1均为4bit的端口,S2为1bit的端口。
利用bcd加法器实现两位数的加法实现
三、实验内容
利用参考算法的逻辑,思思索出具体的代码
源程序编码:
module bcd(a0,a1,b0,b1,displaya0,displaya1,displayb0,displayb1,displays0,displays1,displays2,displayss,clk);
input [3:0] a0,a1,b0,b1; //输入端口
input clk; //实现清除和计算
output [6:0]displays0,displays1,displays2,displaya0,displaya1,displayb0,displayb1,displayss; //输出端口
reg [3:0]s0,s1,s2,ss;
reg [4:0]t0,t1,c1,c2,z0,z1;
reg [6:0]displays0,displays1,displays2,displaya0,displaya1,displayb0,displayb1,displayss;
always@(posedge clk) // 逻辑实现
begin
t0=a0+b0;
if(t0>9)
begin
z0=10;
c1=1;
end
else
begin
z0=0;
c1=0;
end

begin
t1=a1+b1+c1;
if(t1>9)
begin
z1=10;
c2=1;
end
else
begin
z1=0;
c2=0;
end
end
begin
s0=t0-z0;
s1=t1-z1;
s2=c2;
end
end
always @(clk)
begin
displayss<=display(ss); //显示等号
end
function[6:0] display;
input[3:0] ss;
begin
case(ss)
4'd0:display=7'b0110_111;
default:display=7'b0110_111;
endcase
end
endfunction
always @(a0)
begin
case(a0)
4'd0:displaya0=7'b1000000;
4'd1:displaya0=7'b1111001;
4'd2:displaya0=7'b0100100;
4'd3:displaya0=7'b0110000;
4'd4:displaya0=7'b0011001;
4'd5:display