单片机io口介绍.pptx

§ MCS-51单片机的并行端口结构与操作
51系列单片机有4个I/O端口,每个端口都是8位准双向口,共占32根引脚。每个端口都包括一个锁存器(即专用寄存器P0~P3)、一个输出驱动器和输入缓冲器。通常把4个端口笼统地表示为P0~P3。
在无片外扩展存储器的系统中,这4个端口的每一位都可以作为准双向通用I/O端口使用。在具有片外扩展存储器的系统中,P2口作为高8位地址线,P0口分时作为低8位地址线和双向数据总线。
51单片机4个I/O端口线路设计的非常巧妙,学****I/O端口逻辑电路,不但有利于正确合理地使用端口,而且会给设计单片机外围逻辑电路有所启发。
下面简单介绍一下输入/输出端口结构。
P0口和P2的结构
(n=0~7)结构图,它由一个
输出锁存器、两个三态输入缓冲器和输出驱动电路
及控制电路组成。从图中可以看出,P0口既可以作
为I/O用,也可以作为地址/数据线用。
D Q
CLK Q
MUX

读锁存器
内部总线
写锁存器
读引脚
地址/数据
控制
VCC
T1
T2
P0口引脚
一、P0口的结构
1、P0口作为普通I/O口
①输出时
CPU发出控制电平“0”封锁“与”门,将输出上拉场效
应管T1截止,同时使多路开关MUX把锁存器与输出
D Q
CLK Q
MUX

读锁存器
内部总线
写锁存器
读引脚
地址/数据
控制
VCC
T1
T2
P0口引脚
驱动场效应管T2栅极接通。故内部总线与P0口同相。由于输出驱动级是漏极开路电路,若驱动NMOS或其
它拉流负载时,需要外接上拉电阻。P0的输出级可驱动8个LSTTL负载。
D Q
CLK Q
MUX

读锁存器
内部总线
写锁存器
读引脚
地址/数据
控制
VCC
T1
T2
P0口引脚
②输入时----分读引脚或读锁存器
读引脚:由传送指令(MOV)实现;
下面一个缓冲器用于读端口引脚数据,当执行一条由端口输入的指令时,读脉冲把该三态缓冲器打开,这样端口引脚上的数据经过缓冲器读入到内部总线。
D Q
CLK Q
MUX

读锁存器
内部总线
写锁存器
读引脚
地址/数据
控制
VCC
T1
T2
P0口引脚
D Q
CLK Q
MUX

读锁存器
内部总线
写锁存器
读引脚
地址/数据
控制
VCC
T1
T2
P0口引脚
②输入时----分读引脚或读锁存器
读锁存器:有些指令如:ANL P0,A称为“读-改-写”
指令,需要读锁存器。
上面一个缓冲器用于读端口锁存器数据。
**原因:如果此时该端口的负载恰是一个晶体管基极,且原端口输出值为1,那么导通了的PN结会把端口引脚高电平拉低;若此时直接读端口引脚信号,将会把原输出的“1”电平误读为“0”电平。现采用读输出锁存器代替读引脚,图中,上面的三态缓冲器就为读锁存器Q端信号而设,读输出锁存器可避免上述可能发生的错误。**
D Q
CLK Q
MUX

读锁存器
内部总线
写锁存器
读引脚
地址/数据
控制
VCC
T1
T2
P0口引脚
P0口必须接上拉电阻;
在读信号之前数据之前,先要向相应的锁存器做写1操作的I/O口称为准双向口;
三态输入缓冲器的作用:
(ANL P0,A)
D Q
CLK Q
MUX

读锁存器
内部总线
写锁存器
读引脚
地址/数据
控制
VCC
T1
T2
P0口引脚
准双向口:
从图中可以看出,在读入端口数据时,由于输出驱动FET并接在引脚上,如果T2导通,就会将输入的高电平拉成低电平,产生误读。所以在端口进行输入操作前,应先向端口锁存器写“1”,使T2截止,引脚处于悬浮状态,变为高阻抗输入。这就是所谓的准双向口。