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2018/6/23
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第2章 VHDL
•本章概要:本章介绍硬件描述语言VHDL的语言要素、程序结构以及描述风格,并介绍最基本、最典型的数字逻辑电路的VHDL描述,作为VHDL工程设计的基础。
•知识要点:
(1)VHDL设计实体的基本结构。
(2)VHDL的语言要素。
(3)用VHDL实现各种类型电路及系统的方法。
(4)VHDL设计流程。
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VHDL设计初步
以最典型的组合逻辑电路和时序逻辑电路设计为例,引出VHDL设计实体的基本结构,并引出最基本的语法现象,目的使学生能够快速入手基于VHDL的电路设计。
组合逻辑电路设计
时序逻辑电路设计
2选1数据选择器是典型的组合电路,本节以此电路的VHDL表述与设计为例,引出相关的VHDL结构、语句表达、数据规则和语法特点,并加以详细说明。
1、组合电路描述(2选1的数据选择器)
例1:
entity mux21a is
port(a,b:in bit;
s:in bit;
y:out bit);
end entity mux21a;
architecture one of mux21a is
begin
y<=a when s='0' else b;
end architecture one;
实体
结构体
s
y
0
a
1
b
mux21a 真值表
例2: ︰
︰
︰
architecture two of mux21a is
signal d,e:bit;
begin
d<=a and (not s);
e<=b and s;
y<=d or e;
end architecture two;
例3:
︰
︰
︰
architecture three of mux21a is
begin
process(a,b,s)
begin
if s='0' then y<=a;
else y<=b;
end if;
end process;
end architecture three;
例4:
︰
︰
︰
architecture four of mux21a is
begin
process(a,b,s)
begin
case s is
when '0' => y<=a;
when '1' => y<=b;
when others=>null;
end case;
end process;
end;
s
y
0
a
1
b
mux21a 真值表
以上4例用不同的表达方式描述了相同的逻辑功能,其电路功能可以从图3-3的时序波形看出,分别向a和b端输入两个不同频率的信号fa和fb(设fa>fb),当s为高电平时,y输出fb,而s为低电平时,y输出fa。显然,该波形图验证了VHDL逻辑设计的正确性。
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结构体
(ARCHITECTURE)
进程
或其它并行结构
实体(ENTITY)
配置(CONFIGURATION)
库、程序包
设
计
实
体
VHDL程序设计基本结构
库、程序包
根据VHDL语法规则,在VHDL程序中使用的文字、数据对象、数据类型都需要预先定义。
为了方便用VHDL编程,IEEE将预定义的数据类型、元件调用声明及一些常用子程序收集在一起,形成程序包,供VHDL设计实体共享和调用。
若干个程序包则形成库,常用的库为IEEE标准库。
library ieee;
use ;
实体(ENTITY)说明
实体:是设计实体中的重要组成部分,是一个完整的、独立的语言模块。相当于电路中的一个器件或电路原理图上的一个元件符号。
实体声明部分
结构体
实体声明格式:ENTITY 实体名 IS
[类属参数说明]
[端口说明]
END 实体名;