第3讲　vhdl结构与 及要素 eda课件.ppt

第3讲 VHDL结构与要素
VHDL的结构
实体
结构体
VHDL库
VHDL程序包
配置
§ VHDL的结构
用VHDL语言设计的电路无论规模大小,都要使用一个完整的VHDL程序结构,这个完整的程序结构称为设计实体或实体。
设计实体是指能被VHDL语言综合器所接受,并能作为独立的设计单元,以元件的形式存在的VHDL语言程序。
所谓的元件,既可以被高层次的系统调用,成为系统的一部分,也可以作为一个电路的功能模块,独立存在和运行。
完整的VHDL语言程序由实体定义(ENTITY)、结构体描述(ARCHITECTURE)、配置(CONFIGURATION)、包(PACKAGE)和库(LIBRARY)5个部分构成。
用于定义所设计的系统的外部接口信号
描述系统内部的结构和行为
从库中选取所需单元来组成系统设计的不同版本,对于比较简单只存在一个结构单元的设计,配置部分可省略。
存放各设计模块能共享的数据类型、常数和子程序等
存放已经编译的实体、结构体、包集合和配置。
[] LIBRARY IEEE; --库调用语句 USE ; --包调用语句 ENTITY and2 IS PORT( a:IN BIT; b:IN BIT; c:OUT BIT);  END ENTITY and2; --实体定义 ARCHITECTURE behav OF and2 IS BEGIN c<=a and b; END ARCHITECTURE behav; --结构体
§ 实体 实体(ENTITY)是VHDL程序设计的基本单元,其表示的电路可以像微处理器那样复杂,也可以像单个逻辑门那样简单。实体定义部分用于定义实体的名称、输入/输出接口等实体与外部对象交互的信息。 实体定义是一个初级设计单元,可以单独编译并且可以被并入设计库,它给实体命名并给实体定义一个接口,接口信息用于与其他模块通信。实体定义描述了器件的外部视图,即从外部看到的器件的外貌,包括该器件的名称、端口。在实体定义部分也可以定义参数,并把参数从外部传入模块内部。
实体定义的最简表达式:
ENTITY [实体名] IS
[GENERIC(类属参数说明)];
[PORT(端口说明)];
END ENTITY [实体名];
实体名由英文字母和数字组合而成,不允许有中文字符
表示设计电路的器件名称(一般根据设计电路的功能命名实体)

不能用数字作为第一个字符
实体定义的最简表达式:
ENTITY [实体名] IS
[GENERIC(类属参数说明)];
[PORT(端口说明)];
END ENTITY [实体名];
说明设计实体和其外部环境通信的对象、通信的格式约定和通信通道的大小。
类属参数说明必须放在端口说明之前。
一般格式:GENERIC ([CONSTANT]参数名称:[IN]子类型标识[:=静态表达式],…);
其中[]内的内容是可省略的,参数名由英文字母和数字组合而成,第一个字符必须是英文字母。