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简易数字钟
在公共场所,例如车站、码头,准确的时间显得特别重要,否则很有可能给外出办事及旅行带来烦恼。数字钟是一种用数字电路技术实现时、分、秒计时的装置,与机械式时钟相比具有更高的准确性和直观性,且无机械装置,具有更长的使用寿命,因此得到了广泛的使用。数字钟是一种典型的数字电路,包括了组合逻辑电路和时序电路。
设计实例

设计一个简易数字钟,具有整点报时和校时功能。
(1)以四位LED数码管显示时、分,时为二十四进制。
(2)时、分显示数字之间以小数点间隔,小数点以1Hz频率、50%占空比的亮、灭规律表示秒计时。
(3)整点报时采用蜂鸣器实现。每当整点前控制蜂鸣器以低频鸣响4次,响一秒、停一秒,直到整点前一秒以高频响一秒,整点时结束。高、低频率相差一倍,一般低频可选500Hz或1kHz,高频选择1Kz或2kHz。
(3)采用两个按键分别控制“校时”或“校分”。按下“校时”键时,时显示值以0~23循环变化;按下“校分”键时,分显示值以0~59循环变化,但时显示值不能变化。

系统可以在DE2开发板或LP-2900开发装置上实现,控制部分采用FPGA设计。本节以LP-2900为例,说明简易数字钟电路的设计原理和实现方法。
图3-4-1是LP-2900装置上FPGA与七段数码显示器、校时按键、蜂鸣器的控制信号连接关系。LP-2900装置上的六个LED数码显示器连接成动态扫描方式,本设计需要四位LED数码显示,。
图3-4-1 LP-2900开发装置FPGA外部接口
设计原理分析
数字钟的基本工作原理是对1Hz标准频率(秒脉冲)进行计数。当秒脉冲个数累计满60后产生一个分计数脉冲,而分脉冲累计满60后产生一个时计数脉冲。所以,电路主要由三个计数器构成,秒计数和分计数为六十进制,时计数为二十四进制。。
(1)二进制同步计数器74161
本设计电路采用二进制同步计数器74161,其逻辑符号如图3-4-2,功能如表3-4-1所示。
4位二进制计数器74161模为16,状态码“0000”-“1111”。从表3-4-1可以看出:
① 74161的复位取决于复位信号CLRN,与其他信号无关。所以其复位功能为异步控制、低电平有效,优先级别最高;
② D、C、B、A为并行数据输入端。当CLRN信号无效(为“1”)时且置数信号LDN有效(为“0”)时,在CLK脉冲的上升沿,D、C、B、A的数据被置入计数器。所以其置数功能为同步控制、低电平有效、优先级别仅次于复位控制;
③ ENT和ENP为计数使能控制端,高电平有效。只要两个使能端中有一个低电平,计数功能就被禁止,计数器状态保持不变,所以两者为“与”逻辑;
④进位输出RCO仅在计数器状态为全“1”且ENT为高时才有效(高电平)。所以,RCO的下降沿指示了计数器的溢出(状态码从最大值复0),在多片计数器级联时可作为向高位计数器的进图3-4-2 74161逻辑符号
位信号。在计数器全状态(0000~1111)计数时,RCO的信
号周期为计数脉冲周期的十六倍,可作为计数脉冲的十六分频信号,占空比(高电平时间与周期时间的之比)为1/16。
表3-4-1 4位二进制同步计数器741