[经济学]第3章 VHDL基础.ppt

EDA技术与VHDL
第3章
VHDL 基础
VHDL 基本语法
组合电路描述
图3-1 mux21a实体图3-2 mux21a结构体
VHDL 基本语法
组合电路描述
【例3-1】
ENTITY mux21a IS
PORT ( a, b : IN BIT;
s : IN BIT;
y : OUT BIT );
END ENTITY mux21a;
ARCHITECTURE one OF mux21a IS
BEGIN
y <= a WHEN s = '0' ELSE b ;
END ARCHITECTURE one ;
VHDL 基本语法
组合电路描述
【例3-2】

ENTITY mux21a IS
PORT ( a, b, s: IN BIT;
y : OUT BIT );
END ENTITY mux21a;
ARCHITECTURE one OF mux21a IS
SIGNAL d,e : BIT;
BEGIN
d <= a AND (NOT S) ; e <= b AND s ; y <= d OR e ;
END ARCHITECTURE one ;
VHDL 基本语法
【例3-3】
ENTITY mux21a IS
PORT ( a, b, s: IN BIT;
y : OUT BIT );
END ENTITY mux21a;
ARCHITECTURE one OF mux21a IS
BEGIN
PROCESS (a,b,s)
BEGIN
IF s = '0' THEN y <= a ; ELSE y <= b ;
END IF;
END PROCESS;
END ARCHITECTURE one ;
组合电路描述
VHDL 基本语法
图3-3 mux21a功能时序波形
组合电路描述
VHDL 基本语法
6. 结构体表达
【例3-5】
ARCHITECTURE arch_name OF e_name IS
[说明语句]
BEGIN
(功能描述语句)
END ARCHITECTURE arch_name ;
VHDL 基本语法
7. 赋值符号和数据比较符号
IF a THEN ... -- 注意,a的数据类型必须是boolean
IF (s1='0')AND(s2='1')OR(c<b+1) THEN ..
8. 逻辑操作符
BIT、BOOLEAN、STD_LOGIC
AND(与)、OR(或)、NAND(与非)、NOR(或非)、XOR(异或)、XNOR(同或)和NOT(取反)