第四章VHDL设计初步.ppt

第4章
VHDL设计初步
电信学院
张沛泓
教学目的及要求
本章通过几个简单、完整而典型的VHDL设计示例,使大家了解用VHDL表达和设计电路的方法,并对由此而引出的VHDL语言现象和语句规则加以有针对性的说明,以便大家能迅速从整体上把握VHDL程序的基本结构和设计特点。
通过对本章的学****要求大家掌握VHDL设计的基本概念、基本结构和设计特点,掌握时序逻辑和组合逻辑电路的表达方式。
第4章 VHDL设计初步
教学重点:
VHDL设计的基本结构和特点
时序逻辑和组合逻辑电路设计方法
第4章 VHDL设计初步
多路选择器VHDL描述
寄存器描述及其VHDL语言现象
1位二进制全加器的VHDL设计
1
2
3
第4章 VHDL设计初步
ENTITY mux21a IS
PORT( a, b : IN BIT ;
s : IN BIT;
y : OUT BIT ) ;
END ENTITY mux21a ;
ARCHITECTURE one OF mux21a IS
BEGIN
y <= a WHEN s = '0' ELSE
b ;
END ARCHITECTURE one ;
实体
结构体
多路选择器VHDL描述
2选1多路选择器的VHDL描述
第4章 VHDL设计初步
多路选择器VHDL描述
2选1多路选择器的VHDL描述
第4章 VHDL设计初步
ENTITY mux21a IS
PORT ( a, b : IN BIT;
s : IN BIT;
y : OUT BIT );
END ENTITY mux21a;
ARCHITECTURE one OF mux21a IS
SIGNAL d,e : BIT;
BEGIN
d <= a AND (NOT S);
e <= b AND s;
y <= d OR e;
END ARCHITECTURE one;
. . .
ARCHITECTURE one OF mux21a IS
BEGIN
y <= (a AND (NOT s)) OR (b AND s);
END ARCHITECTURE one;
多路选择器VHDL描述
2选1多路选择器的VHDL描述
第4章 VHDL设计初步
ENTITY mux21a IS
PORT ( a, b, s: IN BIT;
y : OUT BIT );
END ENTITY mux21a;
ARCHITECTURE one OF mux21a IS
BEGIN
PROCESS (a,b,s) BEGIN
IF s = '0' THEN
y <= a; ELSE y <= b;
END IF;
END PROCESS;
END ARCHITECTURE one ;
mux21a功能时序波形
多路选择器VHDL描述
2选1多路选择器的VHDL描述
第4章 VHDL设计初步
VHDL相关语句说明
(1)实体表达
ENTITY e_name IS
PORT ( p_name : port_m data_type;
...
p_namei : port_mi data_type );
END ENTITY e_name;