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时序逻辑电路
时序逻辑电路——电路任何一个时刻的输出状态不仅取决于当时的输入信号,还与电路的原状态有关。时序电路中必须含有具有记忆能力的存储器件。
时序电路的逻辑功能可用逻辑表达式、状态表、卡诺图、状态图、时序图和逻辑图6种方式表示,这些表示方法在本质上是相同的,可以互相转换。
一、时序电路的基本分析和设计方法
(一)分析步骤
:
(1)各触发器的时钟方程。(2)时序电路的输出方程。(3)各触发器的驱动方程。
,求得各触发器的次态方程,也就是时序逻辑电路的状态方程。
,列出该时序电路的状态表,画出状态图或时序图。
。
【例1】分析时序电路
(1)时钟方程:
输出方程:
驱动方程:
(2)求状态方程
JK触发器的特性方程:
将各触发器的驱动方程代入,即得电路的状态方程:
(3)计算、列状态表
 
(4)画状态图及时序图
(5)逻辑功能
有效循环的6个状态分别是0~5这6个十进制数字的格雷码,并且在时钟脉冲CP的作用下,这6个状态是按递增规律变化的,即:
000→001→011→111→110→100→000→…
所以这是一个用格雷码表示的六进制同步加法计数器。当对第6个脉冲计数时,计数器又重新从000开始计数,并产生输出Y=1。
【例2】:。
:

:

1
..4 逻辑电路图
:
:
状态转换表
态序
Q2 Q1 Q0
Q2n+1 Q1n+1 Q0n+1
0
0 0 0
0 0 1
1
0 0 1
0 1 0
2
0 1 0
0 1 1
3
0 1 1
1 0 0
4
1 0 0
0 0 0
5
1 0 1
0 1 0
6
1 1 0
0 1 0
7
1 1 1
0 0 0
:
例状态图
:
为异步五进制加法计数器。
(二)同步时序逻辑电路的设计步骤
(1)根据设计要求,设定状态,导出对应状态图或状态表。
(2)状态化简。原始状态图(表)通常不是最简的,往往可以消去一些多余状态。消去多余状态的过程叫做状态化简。(输入相同时、输出相同、且转换的状态也相同的状态叫做等价状态)
(3)状态分配,又称状态编码。
(4)选择触发器的类型。触发器的类型选得合适,可以简化电路结构。
(5)根据编码状态表以及所采用的触发器的逻辑功能,导出待设计电路的输出方程和驱动方程。
(6)根据输出方程和驱动方程画出逻辑图。
(7)检查电路能否自启动。
【例1】设计一时序电路,实现下图所示的状态图:
 由于已给出了二进制编码状态图,设计直接从第4步开始。
(1)选择触发器,求时钟方程、输出方程、状态方程
因需用3位二进制代码,选用3个CP下降沿触发的JK触发器,分别用FF0、FF1、FF2表示。
由于要求采用同步方案,故时钟方程为:
利用卡诺图得到输出方程:
 
利用