基于单片机的多功能频率计CPLD实现..doc

基于单片机的多功能频率计CPLD实现
摘要:本设计利用CPLD进行测频计数,单片机实施控制实现频率计的设计。利用等精度的设计方法,克服了基于传统测频原理的频率计测量精度随被测信号频率下降而降低的缺点,利用CPLD来实现频率的测量计数,利用单片机完成整个测量电路的测试控制、数据处理,显示输出部分也由单片机来完成。CPLD芯片逻辑采用VHDL语言设计,给出了系统的功能、结构和设计方法。
关键词:CPLD,单片机,等精度,频率计
引言
数字化是电子设计的必由之路。从80年代单片机引入我国,单片机已广泛地应用于电子设计中,使智能化水平在广度和深度上产生了质的飞跃然而,单片机的两大突出缺点:串行工作特点决定了它的低速性和程序跑飞、不可靠复位决定了它的低可靠性。CPLD的出现以其高速、高可靠性、串并行工作方式等突出优点在电子设计中广泛应用,并代表着未来EDA设计的方向。 CPLD的设计采用了高级语言(如VHDL语言),进一步打破了软硬件之间的界限,加速了产品的开发过程。然而,单片机与CPLD在电子系统设计中有很强的互补性,单片机能实现灵活的逻辑控制功能,很强的数据处理能力,与CPLD的高速、高可靠性相结合在电子系统设计中将发挥更强的作用。本设计就是利用CPLD 进行测频计数,单片机实施控制实现频率计的设计。利用等精度的设计方法,克服了基于传统测频原理的频率计测量精度随被测信号频率下降而降低的缺点。
工作原理及电路设计
、系统工作原理
、传统测频方案
传统频率测量法的基本工作原理见图1。在传统频率测量法中,参考晶振提供了测量的时间基准,分频后通过控制电路去开启与关闭时间闸门。闸门开启时,计数器开始计数,闸门关闭停止计数。若闸门开放时间为T,计数值为N,则被测频率f=N/T。用这种频率测量原理,对于频率较低的被测信号来说,存在着测量实时性和测量精度之间的矛盾,不适用于低频信号的测量。
时间闸门
计数器
显示
控制过程
分频器
(时基)
晶体
振荡器
图1 传统频率测量基本工作原理
、等精度测频工作原理
传统的频率计测量精度将随被测信号频率的下降而降低,而等精度频率计在整个频率区域保持恒定测试精度, 实现方式可以简化为图2。
D
Q
CEN
CLK
CLR
OUT1
CN1
CEN
CLK
CLR
OUT2
CN2
门控信号
标准信号
被测信号
清零信号
图2 测频模块
2是两个可控计数器,1的时钟输入端CLK输入,2的时钟输入端CLK输人,设其实际频率为, 测量频率为。当门控信号为高电平时,2,对被测信号和标准频率信号同时计数。当门控信号为低电平时,随后而至的被测信号的上沿将使这两个计数器同时关闭。设在一次门控时间中对被测信号计数值为。对标准频率信号的计数值为,则
得
设所测频率值为,其真实值为,标准频率为,在一次测量中由于计数的起停时间都是由该信号的上升沿触发的,在时间内的计数无误差;此时内的计数最多相差一个脉冲,即则:

由此推得:
根据相对误差公式有:
可以得:
即
由此可知:
1) 相对测量误差与频率无关;
2) 增大或提高,可以增大,减少测量误差,提高测量精度;
3) 标准频率误差为,由于晶体的稳定度很高,标准频率误差可以进行校准;
4) 等精度测频方法测量精度与预置门宽度和标准频率有关,与被测信号的频率无关;
在预置门时间和常规测频闸门时间相同而被测信号频率不同的情况下,等精度测量法的测量精度不变,而常规的直接测频法精度随着被测信号频率下降而下降。为了恒定测频精度,可采用高频率稳定度和高精度的恒温可微调的晶体振荡器作标准频率发生器。
、测频模块功能
CPLD中各模块用VHDL语言编写,计数器控制模块control程序见附2,CPLD 计数器模块count程序见附3,经Quartus编译,组成顶层原理图,如图3所示。
图3 CPLD测评模块
被测信号从control的fs端输入,标准频率信号从control的fx端输入,门控信号从control的gate端输入,control端输入的clr信号用于CPLD工作的初始化,在进行频率测量时,步骤如下:
令clr=1,使得CPLD系统初始化,此时,不会对标准频率和被测频率记数,计数值归零并且记数模块的输出均为0。clr=0时允许记数测频;
由门控信号将control的gate端置高电平, 预置门开始定时, 此时由被测信号fx的上升沿打开两个计数器count分别对标准频率和被测频率进行计数,count:inst6和count:inst7均是32位二进制计数器,输出8位数据总线,单片机给地址BA来分4次将32位数据全部读出。
预置门定时