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不恢复余数阵列除法器的FPGA实现.doc


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不恢复余数阵列除法器的FPGA实现
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2010年5月第23卷第3期保定学院学报保定学院学报JOURNALOFBAODINGUNIVERSITYMay,2010

文章编号:1674-2494(2010)03-0056-04
不恢复余数阵列除法器的FPGA实现
吉雪芸,朱有产
(华北电力大学信息与网络管理中心,河北保定071003)
摘要:在研究不恢复余数法的算法基础上,阐述以可控加/减法器(CAS)为基本组成单元的阵
列除法器的构造原理,并给出一个完整的定点小数补码除法逻辑图,最后提出一种基于现场可编程门阵列(Field-ProgrammableGateArray,简称FPGA)的除法器的硬件实现方法.
关键词:CAS;不恢复余数法;并行除法;阵列除法器;FPGA中图分类号:
文献标识码:A
现代计算机的硬件除法器已经淘汰了早期的串行除法器,而采用了同阵列乘法器相似的并行运算部件[1].阵列除法器的形式有不恢复余数阵列除法器、(又称加减交替法)的基础上,其逻辑组成原理则以可控加/减法单元为基础.
图1是4 1位阵列除法器逻辑结构图,图2是CAS的符号化示意图.
FPGA作为一种半定制电路,既解决了定制电路的不足,又克服了原有可编程器件门电路数有限的缺点[2].利用FPGA的除法器具有可移植性强、系统成本低以及集成度高的优点,在电路设计、.
图1
CAS
CAS
CAS
CAS
CAS
CAS
CAS
CAS
CAS
CAS
CAS
CAS
CAS
0CAS:///
CAS
CAS
CAS
CAS
CAS

001
0CAS
y1
x1CAS
y2
x2CAS
y3
x3CAS
y4
x5CAS

CAS
4 1位阵列除法器逻辑结构
1单符号位的n 1位可控补码加法/减法器
CAS的逻辑结构图如图3所示,可看出CAS是在一位全加器(FA)的基础上构造而来.
在图3中,输入端Yi须经过输入端P控制的的异或门电路,才能和输入端Xi作为FA的2个加数,连同输入端C()一起成为FA的3个i前一位进位输入,FA的2个输出,本位和Si以及本位进位Ci 1直接作为CAS的输出,除了以上6个输入输出外,输入端P以及输入端Yi同时也作为输出线输出,同行波进位加法器相似,,一个除法流
收稿日期:2010-03-07
作者简介:吉雪芸(1978-),女,河北保定人,讲师,硕士研究生.
P
图2CAS的符号
吉雪芸,朱有产:不恢复余数阵列除法器的FPGA实现
57
Yi
Xi
水逻辑阵列的组成单元共8个输入输出.
CAS同FA的不同之处在于连接输入端Yi和输入端P的异或门,而CAS的名称也由此而来,当输入线P=0时,Yi经过异或门其值不变,CAS即为FA;当输入线P=1时,Yi经过异或门其值取反,CAS即为对Xi、,[X]补和[Y]补均为n 1位时,可用n 1个CAS以行波进位的形式组成图4所示的结构,…=0时,
…yn进行补码加法;当P=1时,……,图4可作为1个单符号位的n 1位补码加法/减法器,若考虑n 1个CAS的所有输出端,则其符号化示意图如图5所示.
PP
C 1
FA
C
S
Y
2不恢复余数算法
以定点小数为例,已知[X]补和[Y]补,为保证商也是定点小数,故规定|Y|>|X|.为了分析算法,因此只考虑X和Y均为正数的情况,则有[X]补=…xn,[Y]补=…yn,[-Y]补=…yn,设部分余数为R,商为Q,则执行下列操作:
R0=…x(先做减法),n求部分余数R1,R1=…xn-…yn=…xn …yn=…r1n符号位为1,则q0=0(R1的说明不

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  • 时间2018-09-14