ch3VHDL设计初步.pptx

一、VHDL结构及相关语句说明
1、实体
是VHDL程序的基本单元,用于描述设计系统的端口结构。
一个电路系统的程序设计只有一个实体。
一般语句结构:
ENTITY 实体名 IS PORT (端口表);END ENTITY 实体名;
二选一多路选择器VHDL描述
用VHDL描术电路由两部分组成:实体和结构体
【例3-1】
ENTITY elector2_1 IS
...
END ENTITY elector2_1;
1)、实体名
实体名设计者自己添加,最好根据相应电路的功能来确定;
不要用数字或中文定义实体名;
不要与EDA工具库中已定义好的元件同名;
2)、PORT语句和端口信号名
PORT说明语句是对一个设计实体与外部电路的接口通道的说明,其中包括对每一接口的输入输出模式和数据类型的定义。其格式如下:
PORT(端口名,…端口名:端口模式数据类型;
……
端口名,…端口名:端口模式数据类型);
A、端口模式:
端口模式用于定义端口上的数据的流动方向和方式,一般有四种模式:
IN、OUT、INOUT、BUFFER
端口模式
端口模式说明
IN
单向只读模式,数据只能通过该端口读入实体中
OUT
单向输出模式,数据通过该端口从实体输出
INOUT
输入输出双向端口,可以通过该端口读入或写出信息
BUFFER
具有读功能的输出模式,可以读或写,回读信号由内部产生
IN
OUT
INOUT
BUFFER
端口模式符号图
IN
OUT
BUFFER
INOUT
B、数据类型
1)意义和作用:数据类型是指端口上流动的数据的表达格式或取值类型,VHDL要求只有相同数据类型的端口信号和操作数才能相互作用。
2)数据类型种类:INTEGER、BOOLEAN、 BIT和STD_LOGIC等。
BOOLEAN:FALSE,TRUE
BIT : ('0','1')
STD_LOGIC: ('U','X','0','1','Z','W','L','H','-')
‘U’表示未初始化的; ‘X’表示强未知的; ‘0’表示强逻辑0; ‘1’表示强逻辑1; ‘Z’表示高阻态; ‘W’表示弱未知的; ‘L’表示弱逻辑0; ‘H’表示弱逻辑1; ‘-’表示忽略。
ENTITY mux21a IS
PORT(a,b:IN BIT;
s:IN BIT;
y:OUT BIT) ;
END ENTITY mux21a ;
实体
3)、 2选1多路选择器的VHDL描述(实体)
2、结构体表达
结构体是描述设计实体的内部结构和外部设计实体端口间的逻辑关系。结构体的一般结构为:
ARCHITECTURE 结构体名 OF 实体名 IS [说明语句]; BEGIN 功能描述语句;
END ARCHITECTURE 结构体名;
说明语句:包括对数据对象、数据类型、常数、信号、子程序和元件等元素的说明部分,可省略。
功能描述语句:描述实体逻辑行为,可以是并行、顺序语句或两者的混合,必须给出。
一个实体可以有多个结构体,每个结构体对应着实体不同的结构和算法实现方案,各个结构体的地位是同等的。
ARCHITECTURE one OF mux21a IS
BEGIN
y <= (a AND (NOT s)) OR (b AND s) ;
END ARCHITECTURE one ;
结构体
【例3-2】2选1多路选择器的VHDL描述(结构体)
3、完整的2选1多路选择器的VHDL描述
LIBRARY IEEE;
USE ;
ENTITY mux21a IS
PORT(a,b:IN bit;
s:IN bit;
y:OUT bit);
END ENTITY mux21a ;
ARCHITECTURE one OF mux21a IS
BEGIN
y <= (a AND (NOT s)) OR (b AND s) ;
END ARCHITECTURE one ;
【例3-3】
ENTITY mux21a IS
PORT(a,b:IN BIT;
s:IN BIT;
y:OUT BIT );
END ENTITY mux21a;
ARCHITECTURE one OF mux21a IS
SIGNAL d,e : BIT;
BEGIN
d <= a AND (NOT S);
e <= b AND s;
y <= d OR e ;
END ARCHITECTURE one ;
并行语句
4、不同方式2选1多路选择器的VHDL描述
1)、使用并行语句描述