SystemVerilog硬件设计及建模—第34章.pptx

增强的文本赋值
Verilog中的向量赋值:
parameter SIZE = 64;
reg [SIZE – 1 : 0] data;
data = 0; //将数据各位置0
data = ‘bz; //将数据各位置z
data = ‘bx; //将数据各位置x
但如何给data赋全1的值??
data = 64’hFFFFFFFFFFFFFFFF; //不可扩展,如果
// SIZE改为128呢?
data = ~0; //1的补码
data = -1; //2的补码
增强的文本赋值
SystemVerilog在向量赋值的增强:
1. 可以只指定要赋的值,不用指定进制
2. 赋值可以是逻辑1,该语法指定所有位所赋的值
parameter SIZE = 64;
reg [SIZE – 1 : 0] data;
data = ‘0; //将数据各位置0
data = ‘1;
data = ‘z; //将数据各位置z
data = ‘x; //将数据各位置x
`define增强
Verilog允许在`define宏中使用双引号,但是双引号内的文本变成了文本串,即在verilog中不能采用在字符串中嵌入宏变量的文本替换宏创建字符串
`define print(v) $display(“variable v = %h”, v)
`print(data); // $display(“variable v = %h”, data);
SystemVerilog允许字符串内的宏变量替换!
`define print(v) $display(`“variable v = %h`”, v)
`print(data); // $display(“variable data = %h”, data);
`define增强
SystemVerilog允许在包含变量替换的宏文本字符串中使用隔离引号,SV中如何通过宏定义实现下面与Verilog相同功能的语句?
$display(“variable \”data\”= %h”, data);
`define print(v) $display(`“variable `\`”v`\`”= %h`”, v)
`print(data);
$display(“variable \”data\”= %h”, data);
`define增强
SystemVerilog可以提供了一个不引入空格的方法,通过使用两个连续的重音符号,使两个或多个文本宏连接成一个新名字
bit d00_bit; wand = d00_bit;
bit d01_bit; wand = d01_bit;
…..
bit d62_bit; wand = d62_bit;
bit d63_bit; wand = d63_bit;
`define (name) bit name``_bit; \
wand name``_net = name``_bit;
`(d00);
SystemVerilog变量
对象类型和数据类型
SystemVerilog四态变量
SystemVerilog两态变量
显式及隐式变量和线网类型
综合指导
对象类型和数据类型
对象类型指明信号是变量还是线网;数据类型指明变量或线网的值系统:两态数据类型或四态数据类型
Verilog数据类型:
变量:integer, reg, time
线网:wire, wor, wand
SystemVerilog数据类型:
包含了所有的Verilog数据类型
增加了一些新数据类型:byte, int, logic
SystemVerilog四态变量
SystemVerilog用logic关键字描述通用的针对硬件的数据类型,logic数据类型变量与Verilog中的reg类型是大多数情况下可以互换使用
logic类型变量声明:
logic resetN; //一位四态变量
logic [63 : 0] data; //64位宽变量
logic [0 : 7] array [0 : 255]; //8位数组变量
显式变量或线网声明:
var logic [63 : 0] addr; //64位宽变量
wire logic [63 : 0] addr; //64位宽线网
Why logic?
SystemVerilog两态变量
适合于更高抽象层次建模,如系统级和交易级
bit—1位两态整数
byte—8位两态整数,与C语言的char类似
shortint—16位两态整数,