VHDL基础.ppt

通过一些简单典型的VHDL设计示例来引出相关的VHDL语言现象和语句规则,并加以说明,从而简化VHDL语法学****难度。
从一些简单电路设计示例及相应的VHDL表述,对表述进行详细解释从而掌握VHDL程序设计基本结构和设计特点。
首先我们组合逻辑电路中简单的多路选择器件的VHDL描述来引出VHDL语法特点。
2选1多路选择器,是一个典型的组合逻辑电路,下图3-1为电路模型或元件图,3-2图为内部逻辑电路结构。
注意:电路功能可以是唯一的,但是电路的结构形式不是唯一的,它取决于综合器的基本元件库的来源优化方向和约束的选择,可目标器件的结构特点。
a和b为输入数据端口,s为通道选择信号,y为输出端mux21a为设计取的名称。
ENTITY引导到END ENTITY结尾的语句部分称为实体,描述电路器件外部情况及各个信号端口基本性质比如流向及数据类型
ARCHITECTURE one 引导到END ARCHITECTURE one结尾的语句部分称作结构体,它负责描述电路器件内部逻辑功能和电路结构。一般分为顺序语句和并行语句,顺序语句的执行方式按照语句前后逐条顺序执行,并行语句则是并行执行的,无论多少条都同时执行无先后次序。
WHEN-ELSE结构并行语句,当满足条件s=‘0’即低电平则a的信号送到y否则高电平b的信号送到y。当然也可以用其他形式来描述相同的逻辑
例3-2也是用了并行语句用布尔方程的表达式来描述,AND,OR,NOT是与或非的逻辑操作符号。
2选1多路选择器的另一种VHDL描述
2选1多路选择器的再一种VHDL描述
例3-3则是用了顺序语句IF-THEN-ELSE表达其功能的描述
这个2选1的多路选择器,我们用了3种不同的表达方式描述了相同的逻辑功能,上图为时序波形,向a和b输入两个不同频率信号,当s高电平y输入fb;s低电平时输出fa。从而证实VHDL设计的正确性。上图为在EDA软件下的仿真结果。
VHDL完整的可综合的程序结构必须能完整地表达一片专用集成电路ASIC的端口结构和电路功能,无论是简单还是复杂的数字电路都必须包含实体和结构体两个最基本的语言结构,包含完整实体和结构体的VHDL表述称作设计实体。
实体描述的是电路器件的端口构成和信号属性,上图为基本最简表示,ENTITY,IS,PORT,END ENTITY是描述实体的关键字必须包含编译时不区分大小写。
实体名是个标识符,由设计者自定一般是要设计的器件的名,不能用纯数字和中文来定义实体名,数字不能起头,不应该与EDA软件库里面的元件名做实体名。
描述电路端口及其信号必须用端口语句PORT()来引导语句结尾用;号。P_name:是端口信号名,比如a,b,s,y
用来定义端口上数据的流动方向和方式,输入,输出,双向I/O,缓冲端口(允许内部回读输出的信号)
VHDL中任一数据对象的应用都必须严格限定其取值范围和数值类型。
BIT类型:信号规定的取值范围是逻辑为‘1’和‘0’逻辑的‘1’和‘0’必须加单引号,可以参加逻辑运算或算术运算结果还是位的数据类型,VHDL综合器用一个二进制位表示BIT。
INTEGER类型;BOOLEAN类型;STD_LOGIC类型
结构体的一般表述:
ARCHITECTURE,OF,IS,BEGIN,END ARCHITECTURE都是描述结构体的关键词必须包含。
说明语句:用来说明和定义数据对象,数据类型,元件的调用声明。它并非必须。
功能描述语句:是必须的,给出电路功能描述语句可以是并行语句或顺序语句。
一个可综合完整的VHDL程序有固定的结构。设计实体中首先出现的是各类库及程序包的使用申明包括WORK库的使用申明,然后是实体描述,最后是结构体描述,结构体中可以包括不同逻辑表达式语句结构。其中程序代码称作VHDL的RTL描述。
结构体名,标符号
元器件名
“<=”是VHDL的赋值符号,要求两边的信号数据类型一致,y<=a标示a端口的数据向y端口传输,在仿真中赋值操作并非立即发生,而是要经历一个模拟器的最小分辨时间δ后才赋值,可以看作是一个时延。WHEN-ELSE条件判断语句,通过测试条件确定由那个端口向y赋值,表达式s=‘0’等于号没有赋值的含义,只是一种数据比较符号,结果为BOOLEAN型取值为TRUE和FALSE,VHDL综合和仿真中用10分别标示真伪布尔数据不是数值只用于逻辑操作和条件判断。条件语句的判断表达式可以是一个值也可以是一个复杂逻辑或运算表达式。