基于veriloghdl与cpld的分频器设计.doc

基于veriloghdl与cpld的分频器设计.doc:..摘要在复杂的数字逻辑电路中,经常会用到不冋的吋钟信号。本文主要介绍了在MAX+PlusTT开发软件下得用Verilog硬件描述语言来设计分频器。在进行分频器设计时,采用的是一种逐层深入的设计理念,由易到难、由浅入深。可实现2-256之间的任意奇数、偶数、半整数分频。此外,本文还介绍了Altera公司的EP1K100QC208-3型CPLD,使得分频器的设计显得更加实际化,从而也体现了一种实践求真知的求学理念。关键词:VerilogHDL;CPLD;数字逻辑电路设计;ircuit,+,usedonekindofdesignideawiththelevelthorough,fromthesimpletothedifficult,-256betweenfreeoddnumber,theevennumber,,thisarticlealsointroducedAlteraCorporation’sEP1K100QC208-3CPLD,itcausesthefrequencydivider’sdesignmoreactually,:VerilogHDL;CPLD;ircuitdesign;VHDL引言计算机技术和微电子工艺的发展,使得现代数字系统的设计和应用进入了新的阶段。电子设计自动化(EDA)技术在数字系统设计屮起的作用越来越重要,新的工具的设计方法不断推出,可编程逻辑器件不断增加新的模块,工能越来越强,硬件设计语言也顺应形势,推出新的标准,更加好用,更加便捷[1]。本文主要以CPLD和VerilogHDL硬件描述语言对分频器的设计为主线。Max+PlusII软年工具也在设计中发挥了重要作用,它为分频器的设计提代了平台和工具,它将设计者的设计思想自动、高效地转化为物理电路或网表结构,并以直观、便捷的形式提供了仿真模拟手段'木文共5部分,第1部分对EDA技术及其发展趋势进行综述,并着重介绍了CPLD器件。第2部分介绍的是偶数分频器的原理及设计方法。第3部分是对第2部分的延深与扩充,它主要介绍的是奇数分频。第四部分介绍的是小数分频。第5部分针对Altera公司的EP1K100QC208-3型CPLD在Max+PlusII屮的应用进行了介绍。分频器的设计与EDA技术是不断发展变化的,要掌握分频器设计和EDA技术的精髓,需要设计者在不断实践的过程中不懈的摸索和积累,逐步提高自己的设计水平。木文在设计中有不少的缺限,希望诗刊给予批评指正。1CPLD与硬件描述语言简介数字系统的设计和实现离不开CPLD/FPGA器件,因为很多数字系统是基于CPLD/FPGA器件实现的,本文的设计实现基于Altera公司的EP1K100QC208-3,该芯片属于ACEX1K系列。ACEX1K系列器件是Altera公司近期推出的新型CPLD产品。该器件基于SRAM,结合查找表(LUT)和嵌入式阵列块(EAB)提供了高密度结构,可提供10000到100000可用门,每个嵌入式阵列块増加到16位宽可实现双端门,RAM位增加到49125个。、、,也可以被这些电压所驱动;双向I/O引脚执行速度可达250MHz。该器件还应用Altera专利技术进行了重要的生产改进,进一步降低了器件的成本,提高了产品的性能价格比。因此,ACEX1K器件可用来实现许多逻辑复杂、信息量大的系统。但是在器件操作过程中,ACEX1K系列器件的配置数据存储在SRAM单元中,由于SRAM的易失性,配置数据在每次上电时必须被重新载入SRAM'在数字系统设计中,一个明显的特征就是越来越多的采用硬件描述语言来进行设计。硬件描述语言HDL是一种用形式化方法描述数字电路和系统的语言。利用这种语言,数字电路系统的设计可以从上层到下层(从抽象到具体)逐层描述自己