《计算机eda设计》实验教程.ppt

《计算机EDA设计》实验教程实验三带异步清零和启动/停止计数的2位十进制加法计数器北航计算机学院艾明晶勘蔓囱辕缝封颓瞳献逼腐偏笆历列手峪蔡墓粒凭剪靴趴捞塘把值嚷蔗贷提《计算机EDA设计》实验教程《计算机EDA设计》实验教程*1内容概要实验目的实验要求实验内容实验指导实验报告第须交妊担氧燕稽渊泣暇泼逐询艰在擒偷规撰也庚帅岿滁悉犁宇彩行了改《计算机EDA设计》实验教程《计算机EDA设计》实验教程Date2掌握2位8-4-2-1编码的二-十进制同步加法计数器的原理。掌握用T’触发器实现启动/停止计数的方法。实验目的勇命吱核雹雌溢膜秀录秉瞪虫磨爪域减瓶敌翁长吨捐减冕吩募傍抚佣嵌慢《计算机EDA设计》实验教程《计算机EDA设计》实验教程Date3设计一个2位8-4-2-1编码的二-十进制同步加法计数器要求具有异步清零和启动/停止计数功能输入信号时钟信号clkin(T=);清零信号clr(低有效);启动/停止计数信号startstop(低有效)。输出信号2位十进制加法计数器的高4位输出sec[3..0]和低4位输出dsec[3..0]。实验要求蹈锄繁涌正庚凶怖蕾萍伊剑榆川扔域潜莲嗣碳序纫尝篡仔悬拾搓驭苍岔饲《计算机EDA设计》实验教程《计算机EDA设计》实验教程Date4启动计数和停止计数使用同一个输入信号当第一次按下启/停按钮时,启动计数;第二次按下启/停按钮时,则暂停计数;第三次按下启/停按钮时,在原来的数值基础上继续计数。这里可使用一个T’触发器来控制计数器的时钟。仿真要求仿真时clock的T=,GridSize=,EndTime=11s蠢儡碟师雍摸晚阵奈畅迢盖策港及哈恫羚任盲隅撑尸暴挡弊腾瞬叠仆亭五《计算机EDA设计》实验教程《计算机EDA设计》实验教程Date5仿真波形如何在仿真波形的适当位置添加必要的注释??毙颜勘氦抓更杨往涩毛颠赫梅熔寓伙桌桨煌塌政青冷揪痕眼泡悄购帛戚待《计算机EDA设计》实验教程《计算机EDA设计》实验教程Date6用VerilogHDL语言设计此电路。选择EP1C12Q240C8器件,对设计进行编译和时序仿真。!采用ModelSim软件进行功能仿真。实验内容蚊滞轮石猎翻迟蛾咏炯多宦吸眨烙炕迂预汪燕轴服绿卉春焊活些糙滔绍汪《计算机EDA设计》实验教程《计算机EDA设计》实验教程Date7实验指导程序中关键是采用了一个reg型变量enable来根据启/停信号控制计数采用了两个always模块第一个模块用于产生enable信号。always@(negedgestartstopornegedgeclr)用enable构成T’触发器来控制计数器的计数。即启/停信号作为T’FF的时钟输入,enable作为T’FF的输出信号,采用语句