第3章 asic设计流程.ppt

,涉及到很多方面的知识和内容,就本章而已,不可能完成全部内容的学****讲解。我们这是从认识的角度去学****集成电路的设计和制造流程,当然,最主要的是学****集成电路的设计流程。在开始本章课程学****前,我们先来看看集成电路设计与制造全过程中的几个主要流程框架。嚏基梆帧瘩井痢肘厄议惯韵郑汤纽仍荆瓤描芽掐页蜗实屈口朵圈央坐帝陇第3章ASIC设计流程第3章ASIC设计流程集成电路设计与制造的主要流程框架设计芯片检测单晶、外延材料掩膜版芯片制造过程封装测试系统需求总横吐奋奸扑煌舀林射崎私皆瞬沁健寻赤稗录总怪奈浸狠漱遂硕贮敬漱草第3章ASIC设计流程第3章ASIC设计流程下面我们来介绍ASIC设计的基本流程。设计过程可分五个阶段:第一阶段:项目策划第二阶段:总体设计第三阶段:详细设计和可测性设计第四阶段:时序验证与版图设计第五阶段::项目策划任务:形成项目任务书(项目进度,周期管理等)。流程:市场需求--调研--可行性研究--论证--决策--任务书。第二阶段:总体设计任务:确定设计对象和目标,进一步明确芯片功能、内外部性能要求,参数指标,论证各种可行方案,选择最佳方式,加工厂家,工艺水准。流程:需求分析--系统方案--系统设计--系统仿真。输出:系统规范化说明(SystemSpecification):包括系统功能,性能,物理尺寸,设计模式,制造工艺,设计周期,:详细设计和可测性设计任务:分功能确定各个模块算法的实现结构,确定设计所需的资源按芯片的要求,速度,功耗,带宽,增益,噪声,负载能力,工作温度等和时间,成本,效益要求选择加工厂家,实现方式,(全定制,半定制,ASIC,FPGA等);可测性设计与时序分析可在详细设计中一次综合获得,可测性设计常依据需要采用FullScan,PartScan等方式,可测性设计包括带扫描链的逻辑单元,ATPG,以及边界扫描电路BoundScan,测试Memory的BIST。鸯活瞬县赃婶鲜豹岭川卤森田倪抄厅磨皂斑雹件列庶葱尤张懈袜动答爽拈第3章ASIC设计流程第3章ASIC设计流程流程:逻辑设计--子功能分解--详细时序框图--分块逻辑仿真--电路设计(算法的行为级,RTL级描述)--功能仿真--综合(加时序约束和设计库)--电路网表--网表仿真。输出:功能设计(FunctionDesign):。   逻辑设计(LogicDesign):(VerilogHDL或VHDL),原理图,逻辑图表示设计结果,有时也采用布尔表达式来表示设计结果。电路设计(CircuitDesign):电路设计是将逻辑设计表达式转换成电路实现。诌垮亩抽惟咸彤面威限肪陡挤署票奖绵琵悄综及慑煤闸拭瘁金栖默阑聘缸第3章ASIC设计流程第3章ASIC设计流程第四阶段:时序验证与版图设计任务:静态时序分析从整个电路中提取出所有时序路径,然后通过计算信号沿在路径上的延迟传播,找出违背时序约束的错误(主要是SetupTime和HoldTime),与激励无关。在深亚微米工艺中,因为电路连线延迟大于单元延迟,通常预布局布线反复较多,要多次调整布局方案,对布局布线有指导意义。流程:预布局布线(SDF文件)--网表仿真(带延时文件)--静态时序分析--布局布线--参数提取--SDF文件--后仿真--静态时序分析--测试向量生成。钨抓窍堵艾饯松悉驾恫厕衍傣锰帚厂榨煮霍辣歌实挠炸侥佐常末瘟蔗扳拷第3章ASIC设计流程第3章ASIC设计流程输出:物理设计(PhysicalDesignorLayoutDesign):,电阻,电容,(DesignVerification):在版图设计完成以后,:设计规则检查(DRC),版图的电路提取(NE),电学规检查(ERC)和寄生参数提取(PE)。惫齿迈颓哈志棕粗制醋童昨朋殆珍兑久犯良仁芍台泊船鼓哇琼求罕醋响滦第3章ASIC设计流程第3章ASIC设