第四章vhdl设计初步.ppt

、Verilog和ABEL语言。(1)逻辑描述层次:在三个层次上进行电路描述 由高到低依次为:行为级、RTL级和门电路级VHDL语言:高级描述语言行为级和RTL级的描述,最适于描述电路的行为Verilog语言和ABEL语言:较低级的描述语言RTL级和门电路级的描述,(2)设计要求:VHDL:可以不了解电路的结构细节,设计者所做的工作较少;Verilog和ABEL:需了解电路的结构细节,设计者需做大量的工作。(3)综合过程:任何一种语言源程序,最终都要转换成门电路级才能被布线器或适配器所接受。VHDL:综合通常要经过行为级→RTL级→门电路级的转化VHDL几乎不能直接控制门电路的生成。Verilog和ABEL:综合过程相对简单,即经过RTL级→门电路级的转化易于控制电路资源。(4)对综合器的要求:VHDL:层次较高,不易控制底层电路,因而对综合器的性能要求较高;Verilog和ABEL:对综合器的性能要求较低。:数字系统的结构、行为、功能和接口VHDL的语言形式和描述风格与句法:与一般的计算机高级语言类似,但含有许多具有硬件特征的语句。,:,,即内部功能和算法完成部分。在对一个设计实体定义了外部接口后,一旦其内部开发完成,其他的设计就可以直接调用这个实体。,VHDL具有更强的行为描述能力。强大的行为描述能力是避开具体的器件结构,从逻辑行为上描述和设计大规模电子系统的重要保证。就目前流行的EDA工具和VHDL综合器而言,将基于抽象的行为描述风格的VHDL程序综合成为具体目标器件的网表文件已不成问题,只是在综合与优化效率上略有差异。。在任何大系统的设计早期,能查验设计系统的功能可行性;随时可对系统进行仿真模拟,使设计者对整个工程的结构和功能可行性做出判断。