基于FPGA的32位五级流水线CPU研究和设计.pdf

Dissertation Submitted to
HeBei University of Technology
for
The Master Degree of
Control Science and Engineering



RESEARCH AND DESIGN OF 32-BIT AND FIVE-STAGE
PIPELINED CPU BASED ON FPGA

by
Mi Haixiao

Supervisor: Hengshan


November 2012
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河北工业大学硕士学位论文

基于 FPGA 的 32 位五级流水线 CPU 的研究与设计

摘要

目前,国内大部分高校的计算机组成实验平台是纯硬件化的,内部结构固定,灵活性
差,不利于学生自主创新,大大降低了教学质量。FPGA 技术提供了一个灵活的设计平台,
本论文采用 FPGA 技术,设计了 32 位五级流水线 CPU,可应用于计算机组成实验课程,
有助于提高教学质量。
论文根据实际需要,结合理论研究,提出了基于 FPGA 的五级流水线 CPU 的总体结
构模型,利用 DE2 开发平台完成了 32 位五级流水线 CPU 的设计过程,实现了取指 IF、指
令译码 ID、指令执行 EXE、存储 MEM 和结果写回 WB 五个周期的功能设计,并专门设
计了流水线演示系统,通过对系统演示效果的分析,验证了 CPU 设计的合理性。
论文采用 Verilog HDL 语言,完成了流水线 CPU 五个周期的设计。取指周期设计了
PC 寄存器和指令存储器,实现了取指令功能;译码周期设计了控制器 CU、寄存器堆等部
件,完成了 20 条指令的译码功能;指令执行周期主要对运算器 ALU 的设计,实现了对数
据的运算操作;存储周期完成了数据存储器的设计,用于存储周期的读写操作;结果写回
周期,通过设计多路器,实现将正确的结果写回到目的寄存器中。流水线的设计,必然带
来相关问题,含有数据相关、控制相关和结构相关。论文重点对前两种相关进行了研究与
处理,设计了内部前推方法和暂停流水方法相结合的策略,解决了流水线数据相关问题,
采用延迟转移法,解决了流水线控制相关问题。论文设计了流水线演示系统,实现了流水
线演示及效果分析的功能。
最后,编写了测试程序,在 FPGA 平台上对流水线 CPU 进行了功能验证,并分析了
流水效果,CPU 运行正常,功能完备,取得了预期的结果。

关键词:FPGA,流水线,CPU ,Verilog HDL
i
基于 FPGA 的 32 位五级流水线 CPU 的研究与设计

RESEARCH AND DESIGN OF 32-BIT AND FIVE-STAGE
PIPELINED CPU BASED ON FPGA


ABSTRACT

At present, posed experimental platform of most colleges is pure hardware in
domestic. Its internal structure is fixed, so the flexibility is experimental platform is not
conducive to the students’ independent innovation, and i